ПЕРЕЛІК ДИСЦИПЛІН:
  • Адміністративне право
  • Арбітражний процес
  • Архітектура
  • Астрологія
  • Астрономія
  • Банківська справа
  • Безпека життєдіяльності
  • Біографії
  • Біологія
  • Біологія і хімія
  • Ботаніка та сільське гос-во
  • Бухгалтерський облік і аудит
  • Валютні відносини
  • Ветеринарія
  • Військова кафедра
  • Географія
  • Геодезія
  • Геологія
  • Етика
  • Держава і право
  • Цивільне право і процес
  • Діловодство
  • Гроші та кредит
  • Природничі науки
  • Журналістика
  • Екологія
  • Видавнича справа та поліграфія
  • Інвестиції
  • Іноземна мова
  • Інформатика
  • Інформатика, програмування
  • Історичні особистості
  • Історія
  • Історія техніки
  • Кибернетика
  • Комунікації і зв'язок
  • Комп'ютерні науки
  • Косметологія
  • Короткий зміст творів
  • Криміналістика
  • Кримінологія
  • Криптология
  • Кулінарія
  • Культура і мистецтво
  • Культурологія
  • Російська література
  • Література і російська мова
  • Логіка
  • Логістика
  • Маркетинг
  • Математика
  • Медицина, здоров'я
  • Медичні науки
  • Міжнародне публічне право
  • Міжнародне приватне право
  • Міжнародні відносини
  • Менеджмент
  • Металургія
  • Москвоведение
  • Мовознавство
  • Музика
  • Муніципальне право
  • Податки, оподаткування
  •  
    Бесплатные рефераты
     

     

     

     

     

     

         
     
    Шина INTEL ISA
         

     

    Інформатика
    Шина INTEL ISA.
    Шина INTEL ISA являє собою паралельну шину, створення на базі шини
    пам'яті і введення/виводу IBM PC/AT. У даному документі представлені електричні й
    механічні характеристики шини INTEL ISA при використанні з роз'ємом ISA,
    сумісними з продукцією, що поставляється виробником основних плат INTEL OEM.
    У цьому документі розглядається інтерфейс шини, контакти роз'ємом і
    електричний інтерфейс зі стандартними платами IBM PC/AT.
    Головна мета цієї інформації - забезпечення даними про використання та
    проектуванні плат розширення для основних плат INTEL ISA. Зібрати всю
    інформацію було непросто, тому що існує безліч плат розширення. У даному
    описі зведена інормація про синхронізацію, архітектурі та практичних успіхи,
    досягнутих під час проектування різних типів плат INTEL. Немає гарантій, що
    плати розширення, розроблені відповідно до цього документа, будуть працювати з
    деякими або з усіма платами ISA виробництва INTEL або не INTEL. Тільки що
    розроблені плати розширення повинні перевірятися на різних платформах основних
    ISA.
    2.0 ХАРАКТЕР ТЕХНІЧНИХ ДАНИХ
    Технічні дані стосуються всіх плат шини INTEL ISA. Вони содерат інформацію про
    застосуванні для допомоги при проектуванні плат розширення. Будь-які відмінності між
    технічними даними і використовується шиною ISA базової плати INTEL повинні бути
    висвітлені в керівництві по експлуатації даного виробу.
    Для залучення важливої уваги до найбільш інформації є три рубрики.
    3.0 прийняте позначення
    Якщо в цьому описі після назви сигналу слід зірочка (*), це означає,
    що сигнал знаходиться у логічно вірному сотоянии, коли напруга знаходиться на
    низькому рівні. Назва сигналу без зірочки вказує на логічно вірне
    стан сигналу при високому рівні напруги.
    Для попередження непорозумінь при посиланнях на логіеское стан
    сігналаіспользуются терміни "дозволено" - "заборонено". Сигнал дозволений, якщо він
    логічно вірний, і заборонений, якщо він логічно ложении.
    Про багато сигнали шини INTEL ISA більш просто і зручно говорити, як про групу,
    так як багато сигналів мають ідентичні функції. Назви сигналів у цих групах
    слелуют десяткового системі числення.
    1) Під час обговорення окремого сигналу десятковий номер додається до назви
    сигналу, наприклад, А15. _
    2) Разьедіненний набір ліній сигналів в одній групі сигналів може
    розглядатися в сукупності при роздруківці назви групи та укладанні
    десяткових чисел в дужки, наприклад, А.
    3) Діапазон послідовних сигналів в одній і тій же групі сигналів може
    розглядатися при роздруківці назви групи та додаток початковим і
    завершальним сигналами, відокремленими подвійними крапками, наприклад, А.
    Діапазони сигналів включають в себе початковий і завершальний сигнали.
    4) Послідовні і разьедіненние сигнали в одній і тій же групі
    розглядаються при використанні комбінації обох методів (2) і (3), наприклад,
    А.
    5) Назва групи сигналів без додатків означає всю групу сигналів,
    наприклад, А еквівалентно А.
    Комплект дужок "[]" використовується для вказівки розміру разьема. [8] -
    8-розрядний джерело, а [8/16] підтримує 8 або 16-розрядний джерело.
    Лінії сигналів та групи ліній сигналів на шині INTEL ISA завжди зображуються
    друкованими великими літерами, як і при зображенні окремого сигналу
    "MEMREF *".
    Використання слова "біт" завжди відноситься до окремих або декільком бітам
    даних, якщо перед ним не використовується слово "адресу".
    4.0 ПЕРЕГЛЯД АРХІТЕКТУРИ
    Шина INTEL ISA складає частину архітектури INTEL ISA сумісної основний
    плати. Основними частинами даної архітектури, взаємодіючими з шиною ISA,
    є основною ЦП, контролер ПДП, контролер переривань, контролер
    регенерації, пам'ять, схема обміну байтами, плати розширення, годинник реального
    часу - таймер/лічильник і джерела введення/виводу (див. рис. 4.0). Основний ЦП,
    контролер ПДП, контролер регенерації та плати розширення є єдиними
    джерелами, які можуть стати власниками шини та визначені в такий
    чином:
    Інші джерела не можуть стати власниками шини, але підтримують сумісність
    з IBM/AT. Ці джерела мають таке визначення.
    Шина INTEL ISA є комбінацією згаданої генмонтажной панелі і
    роз'ємом, що об `єднує місця плат розширення і джерел основної плати.
    У місця для плат розширення можуть вставлятися або 8 -, або 16-розрядні плати
    розширення.
    Місце [8] містить один разьем; [8/16] має один додатковий разьем. Місце з
    одним роз'ємом може приймати тільки 8 біт даних. Місце з подвійним роз'ємом
    може приймати або 8 або 16 біт даних. Загальна кількість місць розширення
    обмежена параметрами навантаження та лінії зв'язку, однак у більшості виконань
    є 8 місць для розширення, що визначається наявними каналами ПДП і
    лініями переривання.
    5.0 ПАРАМЕТРИ ВЛАСНИКА ШИНИ І ПРОЕКТУВАННЯ
    5.1 Основні ЦЕНТРАЛЬНИЙ ПРОЦЕСОР
    Основний ЦП є стандартним власником шини, контролери регенерації і ПДП
    (а також плати розширення, отримавши дозвіл від контролера ПДП) стають
    Задатчики шини тільки після його відключення. Відключення основного процесора
    виконується квітірованіем його сигналу на лінії запиту на захоплення та лінії
    підтвердження захоплення контролером ПДП або регенерації.
    Основний ЦП може бути 16 - або 32-бітовим джерелом. Коли основною ЦП є
    16-бітовим джерелом, він може виконувати як 8 -, так і 16-бітовий доступ до
    джерела на шині. Реакція вихідних ліній джерел шини повинна відповідати
    розділу 6.4. Якщо основний ЦП є 32-розрядних джерелом, то технічні
    засоби основної плати повинні розділити доступ на два окремих 16-розрядних
    доступу до шини ISA.
    Основний процесор є єдиним джерелом, що обслуговує контролери
    переривання і ПДП. Доступ до контролера переривань може здійснюватися і платою
    розширення, яка стала загарбником шини, але такі операції можуть призвести до
    порушення програмного забезпечення основного ЦП. Контролер ПДП представляє
    метод, за яким плати розширення можуть стати Задатчики шини; таким чином,
    спроба доступу до контролера ПДП платою розширення відбудеться в той час, в
    протягом якого контролер ПДП вважає, що відбувається передача ПДП, що
    неприпустимо.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ.
    Плати розширення, які взаємодіють з основним ЦП, можуть перебувати лише
    в режимах доступу до пам'яті або джерела введення/виводу, коли основний ЦП
    є загарбником шини. Див розділ 5.3.
    У Таблиця 5.1 показані джерела сигналів ліній, які є запускаючим
    або приймають, коли основний ЦП є Задатчики шини. Вона також
    визначає тип драйвера.
    Примітка до табл 5.1.: Основний ЦП = PRI, плата розширення = ADD, контролер
    ПДП = DMA, контролер регенерації = REF, пам'ять основної плати = MEM, введення/висновок
    основної плати = IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -
    приймачі/передавачі з трьома станами.
    "-" Вказує на те, що відповідна лінія не дозволена або не
    контролюється джерелом.
    "x"-ігнорується. Джерело може дозволити сигнал, але він буде ігноруватися
    іншими джерелами.
    (1) DRQ # може бути запущений, але не сприйметься, поки контролер ПДП є
    Задатчики шини.
    (2) Прийнято основним ЦП через контролер переривань і задіюється на розсуд
    основного процесора, коли він є Задатчики шини.
    (3) Цей сигнал повинен контролювати постійно і при вирішенні негайно
    сприйматися.
    (4) Завжди приймається пристроєм обміну байтами даних.
    (5) Наводиться в дію джерелами основної плати, якщо адреса знаходиться в
    перший Mбайт адресного простору і є сигнал або MRDC * або MWTC *.
    5.2 КОНТРОЛЕР ПДП
    Лінії ПДП разьема безпосередньо підключаються до контролера ПДП 8237А INTEL.
    Коли лінії запиту ПДП приводяться в дію джерелом, контролер ПДП
    отримує шину квітірованіем ліній запиту захоплення і підтвердження захоплення
    основного ЦП. Після дозволу захоплення шини приводяться в дію
    відповідна лінія підтвердження ПДП, і починається цикл передачі ПДП. Коли
    лінія подтержденія ПДП підключається до плати розширення, цикли передачі ПДП не
    почнуться, якщо не дозволена лінія SECMAST * платою розширення (див. розділ 6.4).
    Джерела введення/виводу, що беруть участь у передачі ПДП, повинні узгоджуватися з
    розміром даних каналу ПДП. Канали 0-3 підтримують 8-розрядні джерела
    введення/виводу; всі дані повинні передаватися як біти данн на лініях даних
    D. Пристрій обміну байтами на основній платі буде використовувати А0 і
    SBHE * при необхідності передач між старшим байтом 16-розрядної пам'яті і
    молодшим байтом 8-розрядного джерела введення/виводу. Канали ПДП 5-7 підтримують
    тільки 16-розрядні джерела введення/виводу: всі дані повинні передаватися як
    16 біт даних по лініях даних D. Пам'ять, пов'язана з передачею, повинна
    мати розмір даних 16 біт: пристрій обміну байтами на основній платі не
    компенсує таку невідповідність розміру даних.
    ПРИМІТКА
    8-бітовий джерело пам'яті може використовуватися в передачах ПДП тільки з
    8-бітовим джерелом введення/виводу; використання 8-розрядного джерела пам'яті з
    16-розрядних джерелом введення/виводу не дозволено.
    УВАГА!
    Контролер регенерації не може стати загарбником шини, коли контролер ПДП
    є загарбником шини. Таким чином, постійний захоплення шини контролером
    ПДП при передачах, що тривають більше 15 мксек, може викликати втрату даних в
    джерелах, імещіх динамічне ОЗП і використовують цикли регенерації шини ISA.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ
    Лінії запиту ПДП і підтвердження запускаються драйверами TTL і приєднуються до
    всіма місцями. Плати розширення повинні забезпечити вибір різних каналів ПДП при
    налаштування, для попередження конфлікту з уже встановленими платами або
    ресурсами основної плати.
    Плати розширення можуть використовуватися в режимі прямого доступу до пам'яті або до
    введення/висновку тільки при взаємодії з контролером ПДП як джерело
    ПДП. Див розділ 5.3.
    У табл. 5.2 показані джерела сигналів ліній, які є запускати або
    приймають, коли контролер ПДП є власником шини. Вона визначає
    також тип драйвера.
    Примітка до табл. 5.2.: Основний ЦП = PRI, плата розширення = ADD, контролер
    ПДП = DMA, контролер регенерації = REF, пам'ять основної плати = MEM, введення/висновок
    основної плати = IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -
    приймачі/передавачі з трьома станами.
    "-" Вказує на те, що відповідна лінія не дозволена або не
    контролюється джерелом.
    "x"-ігнорується. Джерело може дозволити сигнал, але він буде ігноруватися
    іншими джерелами. _
    (1) DRQ # може бути запущений, але не сприйметься, поки контролер ПДП є
    Задатчики шини.
    (2) Прийнято основним ЦП через контролер переривань і задіюється на розсуд
    основного процесора, коли він є Задатчики шини.
    (3) Цей сигнал повинен контролювати постійно і при вирішенні негайно
    сприйматися.
    (4) Завжди приймається пристроєм обміну байтами даних.
    (5) Наводиться в дію джерелами основної плати, якщо адреса знаходиться в
    перший Mбайт адресного простору і є сигнал або MRDC * або MWTC *.
    (6) Запускаються на дозволений рівень апаратними засобами основної плати на
    весь цикл.
    5.3 ПЛАТИ РОЗШИРЕННЯ
    Можуть функціонувати в 5 різних режимах: захоплення шини, прямого доступу до
    пам'яті або введення/висновку, звернення до пам'яті або джерела введення/виводу,
    регенерації або скидання. Плати розширення можуть підтримувати будь-яку комбінацію
    перших чотирьох режімаов, але всі плати розширення повинні виконувати режим скидання.
    Режим захоплення шини
    Задатчики шини можуть стати лише 16-розрядні плати розширення, встановлені
    на [8/16] місце. Плата розширення стає Задатчики шини при запуску лінії
    DRQ # та SECMAST *, коли пов'язана з ними лінія DACK приводиться в дію
    контролером ПДП. Плати розширення можуть починати тільки 16-бітові цикли
    доступу до шини ISA, так як завершення циклу у вигляді 8 або 16 бітів залежить від
    стану ліній MCS16 # і IOCS16 *, що запускаються джерелом, до якого був
    виконаний доступ.
    Цикли, що виконуються платою розширення, являють собою завжди цикли доступу.
    Плата розширення не може виконувати цикли передачі ПДП, тому що всі керуючі
    лінії ПДП приєднуються до контролера ПДП на основній платі і не можуть бути
    поділені контролерами ПДП, якщо один з них перебуває на платі розширення.
    Коли плата розширення є власником шини, контролер ПДП відключає лінію
    AEN, коли він дозволяє співволодіння шини. Відключення лінії AEN дозволяє
    джерел введення/виводу декодувати лінії адреси і здійснити доступ з
    сторони плати розширення. Якщо AEN відключена, передачі ПДП відбутися не можуть
    (см.опісаніе AEN в розділі 7.1). Крім того, цикли передачі ПДП не можуть
    виконуватися, тому що контролер ПДП має свій канал, який дозволив активний
    захоплення шини; інші канали ПДП не можуть бути задіяні, поки не втратить
    активність канал, задіяний під час захоплення шини платою расщіренія.
    ПРИМІТКА
    Програмне забезпечення, що постачається з платою розширення, повинно
    інструктувати основний ЦП на програмування спеціального каналу ПДП в режимі
    каскаду. Канал ПДП повинен програмуватися в каскадному режимі для того, щоб
    пов'язана з ним плата розширення стала Задатчики шини.
    ПРИМІТКА
    Плати розширення починають все доступи як 16-розрядні. Якщо не дозволені MCS16 *
    або IOCS16 *, то цикл закінчується як 8разрядний. Пристрій обміну байтами на
    основній платі пропустить 8-розрядний байт через А і А, як
    встановлено SBHE * і А0.
    Більш повна інформація представлена в розділі 6.4.
    УВАГА!
    Плата розширення, яка стає Задатчики шини, повинна приводити в
    дію лінію MEMREF * кожні 15 мксек для запиту контролера регенерації на
    виконання циклу регенерації. Контролер регенерації виконує цикл, задіявши
    лінії адреси, лінії команди і керуючи лінією IOCHRDY, а плата розширення
    приводить в дію лінію MEMREF * і зберігає стан захоплення шини. Плата
    розширення повинна нести відповідальність за будь запит циклу регенерації, так як
    контролер регенерації не може захопити шину, якщо контролер ПДП є
    загарбником шини. Пам'ятайте, що плата розширення стає загарбником шини,
    частково отримавши цю можливість від контролера ПДП, який є активним і
    непрямим власником шини.
    У табл. 5.3 показані джерела сигналів ліній, які є запускати або
    приймають, коли плата розширення є власником шини. Вона визначає
    також тип драйвера.
    Примітка до табл. 5.3.: Основний ЦП = PRI, плата розширення = ADD, контролер
    ПДП = DMA, контролер регенерації = REF, пам'ять основної плати = MEM, введення/висновок
    основної плати = IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -
    приймачі/передавачі з трьома станами.
    "-" Вказує на те, що відповідна лінія не дозволена або не
    контролюється джерелом.
    "x"-ігнорується. Джерело може дозволити сигнал, але він буде ігноруватися
    іншими джерелами.
    (1) DRQ # може бути запущений, але не сприйметься, поки контролер ПДП є
    Задатчики шини.
    (2) Прийнято основним ЦП через контролер переривань і задіюється на розсуд
    основного процесора, коли він є Задатчики шини.
    (3) Цей сигнал повинен контролювати постійно і при вирішенні негайно
    сприйматися.
    (4) Завжди приймається пристроєм обміну байтами даних.
    (5) Наводиться в дію джерелами основної плати, якщо адреса знаходиться в
    перший Mбайт адресного простору і є сигнал або MRDC * або MWTC *.
    (6) Запускаються на дозволений рівень апаратними засобами основної плати на
    весь цикл.
    Режим прямого доступу до пам'яті або введення/висновку
    Плата розширення може знаходитися в режимі ПДП тільки, коли контроллер ПДП
    є власником шини. Режим ПДП до пам'яті дозволяє передавати дані між
    іншими джерелами введення/виводу і пам'яттю плати розширення. Режим ПДП до
    вводу/виводу дозволяє передавати дані між пам'яттю і введенням/висновком плати
    розширення квітірованіем ліній запиту ПДП і підтвердження ПДП. Плата
    розширення, яка відповідає як 8-розрядний або 16-розрядний джерело
    введення/виводу, повинна використовувати 8 - і 16-розрядні канали ПДП відповідно.
    Плата розширення може підтримувати як режим ПДП до пам'яті, так і режим ПДП до
    вводуа/висновку одночасно, при яких дані будуть передаватися між пам'яттю
    і введенням/висновком плати розширення.
    Стан ліній сигналу плати розширення, коли контролер ПДП є
    власником шини, розглядається в таблиці 5.2.
    УВАГА!
    Спеціального розгляду заслуговують ті випадки, коли контролер ПДП виконує
    цикл передачі між 8-розрядним джерелом введення/виводу і 16-розрядних
    джерелом пам'яті плати розширення. Поперше, плати розширення знають, що
    передача виконується з 8разрядним джерелом введення/виводу з-за SBHE * і А0.
    По-друге, коли здійснюється запис в пам'ять, пристрій обміну байтами на
    основній платі поміщає байт або на D або на D; плата
    розширення повинна контролювати SBHE * і А0 для визначення, які з ліній
    даних містять правильний байт. По-третє, при зчитуванні пам'яті пристрій
    обміну байтами на основній платі буде пропускати байт з D на
    D, коли потрібно. Плата розширення повинна контролювати SBHE * і А0
    для управління установкою в третій стан D для попередження
    зіткнень з буфером.
    Плата розширення може представлятьсобой 16-розрядний джерело пам'яті при
    передачі ПДП для джерел введення/виводу 8ілі 16-розрядних даних. Плата
    розширення має бути 8-розрядним джерелом пам'яті при передачі ПДП, якщо
    джерело введення/виводу тільки 8-розрядний.
    Уваги заслуговує також цикл передачі ПДП, який проводить запис в
    джерело пам'яті, з плати розширення, яка представляє собою 8-розрядний
    джерело введення/виводу. Якщо плата розширення встановлена в місце [8/16], то вона
    повинна встановити лінії D в третій стан. Вони устанавліваютя в
    третій стан для попередження зіткнень буфера з пристроєм обміну
    байтами на основній платі, коли воно пропускає молодший байт на старший під час
    циклу передачі.
    Більш повна інформація міститься в розділі 6.4.
    УВАГА!
    Коли контролер ПДП є власником шини він ігнорує сигнал SRDY *; таким
    чином, плата розширення не може забезпечувати швидкі передачі ПДП з ОЗУ.
    Режим звернення до пам'яті або введення/висновку
    Плата розширення може розглядатися як джерело пам'яті або введення/виводу,
    коли основний ЦП або інша плата розширення є загарбником шини.
    УВАГА!
    Необхідно розглядати спеціальні випадки, коли плата розширення перебуває в
    місці [8/16] і відповідає під час циклу доступу як 8-розрядний джерело пам'яті
    або введення/виводу. Коли джерело плати розширення зчитується, пристрій обміну
    байтами на основній платі помістить байт або на D або на D
    для забезпечення 16-розрядних даних Задатчики шини. Плата розширення повинна
    забезпечити третій стан на лініях D, тому що ці лінії наводяться в
    дію пристроєм обміну байтами на основній платі.
    Більш повна інформація надається в розділі 6.4.
    УВАГА!
    Коли деякі плати розширення є Задатчики шини, вони ігнорують
    сигнали IOCHRDY або SRDY * і виконують стандартний цикл 8 - або 16-розрядної
    пам'яті. Будь-яка плата розширення, яка повертає сигнали IOCHRDY або SRDY * на
    плату розширення, як це робиться з основним ЦП, має визначити, чи може
    плата розширення-Задатчики шини підтримувати ці лінії.
    У табл. 5.1 і 5.3 показані джерела сигналів ліній, які є
    запускати або приймають, коли плата розширення перебуває в режимі
    звернення до пам'яті або введення/виводу і головний ЦП або інша плата розширення
    (зазначена як ADDX) є Задатчики шини відповідно. Вони визначають
    також тип драйвера.
    Режим скидання
    Плата розширення входить в режим скидання кожного разу, коли дозволено RSTDEV,
    незалежно від того, в якому іншому режимі вона перебувала. Усі сигнали з трьома
    станами шини плати розширення встановитися в третій стан, і всі сигнали
    з відкритим колектором повинні бути відключені протягом 500 нсек тривалості
    дозволеного RSTDEV. Плата повинна завершити ініціалізацію протягом 1 мсек
    тривалості дозволеного сигналу RSTDEV і бути готовою до нормальної роботи
    шини. Нормальна робота шини починається негайно після відключення сигналу
    лінії RSTDEV.
    5.4 КОНТРОЛЕР РЕГЕНЕРАЦІЇ
    Контролер регенерації виконує цикл читання за спеціальним адресою для
    регенерації динамічного ОЗП основної плати або плат розширення. Кожні 15
    мксек контролер регенерації намагається захопити шину для виконання циклу
    регенерації. Якщо Задатчики шини в даний момент є основною ЦП, то
    володіння шиною передається контролеру регенерації. Якщо плата розширення в
    даний момент є Задатчики шини, то контролер регенерації буде
    виконувати цикл регенерації тільки якщо плата розширення дозволяє лінію MЕMREF *.
    Якщо контролер ПДП є Задатчики шини, то до передачі контролером ПДП
    управління шиною ніякі цикли регенерації не можуть бути виконані.
    Коли виконується цикл регенерації, контролер регенерації приводить в дію
    лінії адреси А з одним з 256 адрес регенерації. Інші лінії адреси
    неопределено і повинні встановлюватися в третій стан джерелами, які
    можуть порушувати їх. Цикл являє собою цикл доступу нормального типу або
    типу готовності при дозволених MEMR * і MRDC *.
    УВАГА!
    Цикл регенерації повинен виконуватися кожні 15 мксек для доступу до всіх адресами
    динамічного ОЗП кожні 4 мсек. Якщо це не відбувається, дані в ОЗП можуть бути
    втрачені.
    У табл. 5.4.1 та 5.4.2 показані джерела сигналів ліній, які є
    запускати або приймають для циклу регенерації, коли контролер
    регенерації або плата розширення є власником шини відповідно. Вони
    визначають також тип драйвера.
    Примітка до табл. 5.4.1.: Основний ЦП = PRI, плата розширення = ADD, контролер
    ПДП = DMA, контролер регенерації = REF, пам'ять основної плати = MEM, введення/висновок
    основної плати = IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -
    приймачі/передавачі з трьома станами.
    "-" Вказує на те, що відповідна лінія не дозволена або не
    контролюється джерелом.
    "x"-ігнорується. Джерело може дозволити сигнал, але він буде ігноруватися
    іншими джерелами. _
    (1) DRQ # може бути запущений, але не сприйметься, поки контролер ПДП є
    Задатчики шини.
    (2) Прийнято основним ЦП через контролер переривань і задіюється на розсуд
    основного процесора, коли він є Задатчики шини.
    (3) Цей сигнал повинен контролювати постійно і при вирішенні негайно
    сприйматися.
    (4) Завжди приймається пристроєм обміну байтами даних.
    (5) Наводиться в дію джерелами основної плати, якщо адреса знаходиться в
    перший Mбайт адресного простору і є сигнал або MRDC * або MWTC *.
    (6) Запускаються на дозволений рівень апаратними засобами основної плати на
    весь цикл.
    Примітка до табл. 5.4.2.: Основний ЦП = PRI, плата розширення = ADD, контролер
    ПДП = DMA, контролер регенерації = REF, пам'ять основної плати = MEM, введення/висновок
    основної плати = IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -
    приймачі/передатчікіс трьома станами.
    "-" Вказує на те, що відповідна лінія не дозволена або не
    контролюється джерелом.
    "x"-ігнорується. Джерело може дозволити сигнал, але він буде ігноруватися
    іншими джерелами.
    (1) DRQ # може бути запущений, але не сприйметься, поки контролер ПДП є
    Задатчики шини.
    (2) Прийнято основним ЦП через контролер переривань і задіюється на розсуд
    основного процесора, коли він є Задатчики шини.
    (3) Цей сигнал повинен контролювати постійно і при вирішенні негайно
    сприйматися.
    (4) Завжди приймається пристроєм обміну байтами даних.
    (5) Наводиться в дію джерелами основної плати, якщо адреса знаходиться в
    перший Mбайт адресного простору і є сигнал або MRDC * або MWTC *.
    (6) Запускаються на дозволений рівень апаратними засобами основної плати на
    весь цикл.
    Дозволяється платою розширення, яка є Задатчики шини.
    ПАРАМЕТРИ ПРИСТРОЇ, НЕ ОПІКУЄ Задатчики ШИНИ
    Шина ISA фірми INTEL має кілька особливих параметрів, які не залежать від
    володіння шиною.
    6.1 Адресний простір ПАМ'ЯТІ
    Максимальне адресний простір пам'яті, яка підтримується шиною ISA, - 16 Мбайт
    (24 адресні шини), однак не всі місця для плат розширення, можуть підтримувати
    всі адресний простір. Коли Задатчики звертається до пам'яті основної плати або
    плати розширення, він повинен дозволити MRDC * або MWTC *; технічні засоби
    основної плати, у свою чергу, дозволяють лінії MEMR * або MEMW * при доступі до
    перша 1 Мбайт. До місця [8] підключаються тільки лінії MEMR *, MEMW *, D
    і A; таким чином, ресурси місця [8] можуть мати довжину даних лише 8
    біт і постійно знаходитися в першу 1 Мбайт адресного простору
    пам'яті (ЗУ). Місця для для плат розширення [8/16] беруть
    всі лінії команд, адрес і даних; отже, ці ресурси можуть
    відповідати ресурсів даних 8 або 16 бітів в будь-якому місці адресного
    простору пам'яті. Доступ буде виконуватися як 16-бітовий цикл, якщо
    дозволена MCS16 *.
    ПРИМІТКА
    Здатність пам'яті основної плати або плати розширення працювати як ресурс
    16-бітової пам'яті потребує дозволу MCS16 *. Формування MCS16 * засноване на
    декодуванні LA; таким чином, довжина даних кожного блоку з 128
    кбайт в адресних межах 128 кбайт повинна бути завжди 8 або 16 бітів.
    Різні частини кожного блоку 128 кбайт не можуть бути різної довжини даних,
    оскільки це потребувало б декодування інших адресних ліній для генерації
    MCS16 *.
    УВАГА!
    Динамічне ОЗП разом з іншими ресурсами шини вимагає циклу регенерації. Якщо
    операція регенерації не виконується кожні 15 мксек, то може відбутися втрата
    даних.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ.
    Ресурс пам'яті на основній платі є простір двох типів:
    динамічного ОЗУ (DRAM) і пере постійного ЗУ (EPROM). DRAM має довжину
    16 або 32 інформаційних біт у залежності від розрядності даних головного CPU
    (центрального процесора), але завжди по відношенню до плати розширення виступає
    як ресурс даних 16 біт. EPROM містить BIOS і завжди 16-бітове.
    Інформацію про розподіл пам'яті дивися в "Технічному довіднику INTEL ISA
    на базі основної плати ". Рекомендується ретельно вивчити принципи операцій ЗУ,
    перш ніж приступити до проектування плати розширення. _
    6.2 Адресний простір пристроїв введення/виведення.
    Максимальне адресний простір введення/виводу, яка підтримується шиною ISA,
    складає 64 кбайта (16 адресних ліній). Всі місця підтримують 16 адресних
    ліній. Перші 256 байтів резервуються для ресурсів основної плати: регістрів
    контролера переривань і контролерів прямого доступу до пам'яті,
    таймера/лічильника, годин реального часу та інших елементів для сумісності з
    AT. Останнє адресний простір введення/виводу вибирає ресурси на шині ISA.
    Дивіться інформацію про розподіл адресного простору пристрої введення/виводу в
    "Технічному довіднику INTEL ISA на основній платі".
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ.
    Навіть незважаючи на те, що існує 16 адресних ліній, традиційно платами
    розширення декодувати тільки перші 10 адресних шин для доступу до зовнішнього
    устроруйству. Це призводить до того. що 1-кілобайтовий блок по відношенню до
    1-кілобайтовой адресної кордоні стає повтором першу 1-кілобайтового
    блоку. Отже, перші 256 байтів, які займають сумісні з XT/AT
    ресурси основної плати, повторюються на початку кожної 1-кілобайтовой адресної
    кордону. Ресурси плати розширення не повинні користуватися цією частиною
    1-кілобайтових блоків.
    Якщо всі плати розширення, підключені до основної плати, і сама основна плата
    декодує всі 16 адресні лінії, то перша 1-кілобайтовий блок не буде
    повторюватися по всьому адресного простору. Сумісні з XT/AT ресурси в цьому
    випадку зберігаються тільки в перші 256 байтах перший 1 кілобайт.
    6.3 СТРУКТУРА ПЕРЕРИВАННЯ.
    Лінії переривання місць безпосередньо пов'язані з кнтроллером переривання INTEL
    8259A. Контролер переривання буде реагувати на переривання при переході з
    низького рівня на високий. На шині ISA відсутні лінії підтвердження
    переривання. Ресурс повинен використовувати доступ власника шини до пам'яті або
    зовнішніх пристроїв для підтвердження переривання.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ
    Лінії управління переривань підключаються до всіх місцях і запускаються
    тригером. Плати розширення повинні дозволити вибірку лінії переривання під час
    установки, щоб уникнути конфлікту з уже встановленими платами або ресурсами
    основної плати.
    6.4 ОБМІН (Свопінг) ДАНИМИ
    Головний центральний процесор і плата розширення може виконувати цикли звернення
    8 або 16 бітів. Всі звернення починаються як 16-бітові цикли і можуть
    виконуватися як 8 - або 16-бітові. Цикл буде виконуватися як 8-бітовий, якщо
    MCS16 * або IOCS16 * не дозволяються обраним ресурсом.
    Технічні засоби пристрою обміну байтів постійно знаходяться на основній
    платі. Вони використовуються для регулювання при розбіжності розміру даних між
    ресурсами. Розбіжність може виникнути під час циклу звернення, як показано
    на ріс.6.4.1 і в таблиці 6.4.1. Крім того, воно може виникнути під час циклів
    передачі ПДП (див. рис. 6.4.2 та таблицю 6.4.2).
    Таблиця 6.4.1 призводить байти, якими обмінювалися під час циклу звернення.
    Технічні засоби для обміну байтів дозволяють власникові шини довжиною 16 бтов
    вибирати ресурси довжини 8 бітів. Операція обміну між старшими та молодшими
    байтами наведена в таблиці 6.4.1. H> L позначає лінії старших байтів, що йдуть
    на лінії молодших байтів від технічних засобів; H
    означає, що старший байт надсилається між власником шини та обраним ресурсом
    без обміну.
    Примітка до табл. 6.4.1.: Задатчики шини має розмір даних 16 біт, але може
    здійснювати 8-розрядний доступ.
    7.0 ОПИС СИГНАЛІВ
    Цей розділ перераховує і описує сім груп сигналів, які має шина ISA
    INTEL. Докладно описується функція кожного сигналу.
    Кожна сигнальна група має знак [8] або [8/16], який означає, що цей
    особливий сигнал є тільки в місці 8 бітів або 8/16 бітів відповідно.
    7.1 СИГНАЛЬНІ ГРУПИ
    Шина ISA INTEL має сім груп сигналів: адреса, дані, управління циклом,
    центральне управління, переривання, прямий доступ до пам'яті (DMA) та харчування.
    Позначення напрямку входу і виходу для кожного сигналу визначається
    щодо Задатчики шини.
    7.1.1 ГРУПА СИГНАЛІВ АДРЕСИ
    Група сигналів адреси складається з сигналів, керованих Задатчики шини, для
    визначення адреси даних.
    А [8] [8/16]
    Сигнали адреси защипуються виходами, керованими Задатчики шини. При доступі
    до адресного простору пам'яті вони представляють наймолодші 20 адресних біта
    і визначають адресний простір 1 Мбайт. Коли вибирається адресний
    простір зовнішнього пристрою, А містить достовірний адресу і A
     не визначаються.
    Під час циклів регенерації A містить достовірний адресу, A
    не визначаються і повинні встановлюватися в третій стан всіма ресурсами,
    які можуть ними управляти.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТИ РОЗШИРЕННЯ
    Плата розширення повинна бути Задатчики шини для вирішення лінії MEMREF *. Коли
    вона дозволена, лінії адрес керуються від контролера регенерації; вони повинні
    бути на платі розширення в третьому стані.
    LA [8/16]
    Незащелкнутие адресні сигнали порушуються Задатчики шини. Коли головний
    центральний процесор стає Задатчики шини, лінії LA - достовірні при
    наявності BUSALE, але недостовірні для всього циклу. Коли контролер прямого
    доступу до пам'яті (DMA) є Задатчики шини, лінії LA повинні бути
    достовірними до MRDC * або MWTC * і залишаються достовірними весь цикл. При доступі до
    адресного простору пам'яті вони представляють сім найстарших адресних
    бітів. При доступі до адресного простору зовнішніх пристроїв (IO) або під час
    циклів регенерації ці лінії переходять в логічний 0.
    Під час циклів регенерації лінії незащелкнутих адрес не визначаються і повинні
    встановлюватися в третій стан усіма ресурсами, які можуть ними управляти.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТИ РОЗШИРЕННЯ
    Коли плата розширення є Задатчики шини, ці лінії повинні бути
    достовірними перед MRDC * або MWTC * і залишатися достовірними весь цикл.
    Плата розширення повинна бути Задатчики шини для вирішення лінії MEMREF *. Коли
    плата розширення дозволяє лінію MEMREF *, адлесние лінії порушуються
    контролером регенерації; вони повинні встановлюватися платою розширення в третьому
    стан.
    SBHE * [8/16]
    "Дозвіл старшого байта системної шини" дозволяється головним CPU для того,
    щоб показати, що дані передаються на лініях D SBHE * і АТ
    використовуються для визначення байтів, які повинні передаватися по шині, як
    показано на ріс.6.4 і в таблиці 6.4.
    SBHE * не запускається, коли контролер регенерації є Задатчики шини, так
    як не відбувається обміну даними; реальні дані не зчитуються.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТИ РОЗШИРЕННЯ
    Коли плата розширення є Задатчики шини, SBHE * застосовується таким же
    чином, що і при використанням головним центральним процесором. Сигнал SBHE *
    встановлюється в третій стан, коли дозволяється лінія MEMREF * платою
    розширення, що є Задатчики шини.
    BUSALE [8] [8/16]
    "Дозвіл запам'ятовування адреси шини" є стробі адреси, які порушуються
    головним центральним процесором, щоб показати, коли LA достовірні і
    можуть замикатися. Він також показує, коли SBНE * і A - достовірні.
    Коли контролер DMA - Задатчики шини, BUSALE встановлюється в логічний 1
    основною платою, так як LA і A достовірні до того, як будуть
    дозволені командні лінії. Коли Задатчики шини - контролер регенерації,
    основна плата встановлює лінію BUSALE в логічний 1, так як SA -
    достовірні до того, як будуть дозволені лінії MRDC * і MEMR *.
    ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ
    Коли плата розширення є Задатчики шини, BUSALE встановлюється в
    логічну 1 основною платою на весь час, що вона буде Задатчики шини. Таким
    чином, LA і A мають бути достовірними до того, як плата
    розширення дозволить командні лінії.
    Коли Задатчики шини - головний центральний процесор і він звертається до плати
    розширення, LA достовірні тільки короткий час; BUSALE застосовується
    платою розширення для замикання адреси. Коли який-нібу
         
     
         
    Реферат Банк
     
    Рефераты
     
    Бесплатные рефераты
     

     

     

     

     

     

     

     
     
     
      Все права защищены. Reff.net.ua - українські реферати !