ПЕРЕЛІК ДИСЦИПЛІН:
  • Адміністративне право
  • Арбітражний процес
  • Архітектура
  • Астрологія
  • Астрономія
  • Банківська справа
  • Безпека життєдіяльності
  • Біографії
  • Біологія
  • Біологія і хімія
  • Ботаніка та сільське гос-во
  • Бухгалтерський облік і аудит
  • Валютні відносини
  • Ветеринарія
  • Військова кафедра
  • Географія
  • Геодезія
  • Геологія
  • Етика
  • Держава і право
  • Цивільне право і процес
  • Діловодство
  • Гроші та кредит
  • Природничі науки
  • Журналістика
  • Екологія
  • Видавнича справа та поліграфія
  • Інвестиції
  • Іноземна мова
  • Інформатика
  • Інформатика, програмування
  • Історичні особистості
  • Історія
  • Історія техніки
  • Кибернетика
  • Комунікації і зв'язок
  • Комп'ютерні науки
  • Косметологія
  • Короткий зміст творів
  • Криміналістика
  • Кримінологія
  • Криптология
  • Кулінарія
  • Культура і мистецтво
  • Культурологія
  • Російська література
  • Література і російська мова
  • Логіка
  • Логістика
  • Маркетинг
  • Математика
  • Медицина, здоров'я
  • Медичні науки
  • Міжнародне публічне право
  • Міжнародне приватне право
  • Міжнародні відносини
  • Менеджмент
  • Металургія
  • Москвоведение
  • Мовознавство
  • Музика
  • Муніципальне право
  • Податки, оподаткування
  •  
    Бесплатные рефераты
     

     

     

     

     

     

         
     
    Огляд процесорів та шин ПВМ починаючи з 386 машин
         

     

    Комп'ютерні науки
    - 2 -

    1. Введення в МП 80386 фірми Intel
    МП вийшов на ринок з унікальною перевагою. Він є
    перші 32 - розрядних МП, для якого придатне існуюче
    прикладне програмне забезпечення вартістю 6,5 млрд. дол,
    написане для МП попередніх моделей від 8086/88 до 80286 (клон
    IBM PC). Кажуть, що системи сумісні, якщо програми напи-
    санні на одній системі, успішно виконуються на інший. Якщо
    сумісність поширюється тільки в одному напрямку, від
    старої системи до нової, то говорять про сумісність знизу
    вгору. Працює з низу до верху на рівні об'єктно підтримай-
    кість капіталовкладення кінцевого користувача в програмне
    забезпечення, оскільки нова система просто замінює більш
    повільну стару. Мікропроцесор 80386 сумісний знизу вгору з
    попередніми поколіннями МП фірми Intel. Це означає що прог-
    Рамі написані спеціально для МП 80386 і використовують його
    специфічні особливості, зазвичай не працюють на більш старих
    моделях. Однак, тому що набір команд МП 80386 і його модулі
    обробки є розширеннями набору команд попередніх
    моделей, програмне забезпечення останніх сумісно знизу
    вгору з МП 80386.
    Специфічними особливостями МП 80386 є многозадач-
    ність, вбудоване управління пам'яттю, віртуальна пам'ять з
    поділом на сторінки, захист програм і велика адресний
    простір. Апаратна сумісність з попередніми моделями
    збережена за допомогою динамічної зміни розрядності ма-
    гістралі. МП 80386 виконаний на основі технології CHMOS III
    фірми Intel, яка увібрала з себе швидкодію технології
    HMOS (МДП високої щільності) і мале споживання потужності тих-

    - 3 -

    нології CMOS (КМДП). МП 80386 передбачає перемикання
    програм, що виконуються під керуванням різних операційних
    систем, такі як MS-DOS і UNIX. Ця властивість дозволяє розрядів
    ботчікам програм включати стандартне прикладне програмне
    забезпечення для 16-розрядних МП безпосередньо в 32-розряд-
    ву систему. Процесор визначає адресний простір як
    один або кілька сегментів пам'яті будь-якого розміру в діапазоні
    від 1 байт до 4 Гбайт (4 * 2 530 0 байт). Ці сегменти можуть бути ін-
    відуальні захищені рівнями привілеїв і таким чином виборчі-
    рательно розділятися різними завданнями. Механізм захисту ос-
    засновано на понятті ієрархії привілеїв чи рангового ряду.
    Це означає, що різним завданням або програмами можуть бути
    присвоєні певні рівні, які використовуються для дан-
    ної задачі. Схема підтримки програм МП 80386 представлена на
    рис 1.
    Зауважимо, що на малюнку деякі біти регістрів є
    невизначеними або відзначені як зарезервовані фірмою In-
    tel для використання в майбутньому.
    Малюнок 1 розташований на наступній сторінці.

    - 4 -

    рис.1
    ??????????????????????????????< br /> ? Захищена середу МП 80386?
    ??????????????????????????????< br /> ?????????????????????????????????????????????????< br /> ? Процесор вибирає програми по черзі. ?
    ? Рівні привілеїв гарантують користувачам,?
    ? що інформація буде в безпеці. ?
    ? Набір команд МП 80386 включає всі команди?
    ? МП 8086 і 80286. ?
    ?????????????????????????????????????????????????< br /> ?
    ?????????????????????????????????????????????????? ?????????????????< br /> ? Програми? Програми? Програми? Ядро? Інші? Код?
    ? для МП? для МП? для МП? операційної? програми? виго-?
    ? 8086?80386? системи? операцион-? товітеля?
    ? ? ? ? ? ные? комплекс-?
    ? ? ? ? ? системи? ного обо-?
    ? ? ? ? ? ? нанням?
    ? ? ? ? ? ? ?
    ? ? ? ? ? ? ?
    ? 3? 3? 3? 0? 1? 2?
    ?????????????????????????????????????????????????? ?????????????????< br /> Сегменти пам'яті з різними рівнями привілеїв

    - 5 -

    2. Режими процесора

    Для більш повного поняття системи команд МП 80386 необ-
    обхідно заздалегідь описати загальну схему його роботи та архітек-
    туру.
    У даному рефераті не розкривається більш докладно значення
    деяких специфічних слів і понять, вважаючи, що читач
    попередньо ознайомився з МП 8086 і МП 80286 і має
    уявлення про їх роботі та архітектурі. Описуються тільки ті
    функції МП 80386, які відсутні або змінені з попередньої-
    щих моделях МП.
    МП 80386 має два режими роботи: режим реальних адрес,
    званий реальним режимом, і захищений режим.

    2.1. Реальний режим

    При подачі сигналу скидання або при включенні харчування уста-
    встановлюються реальний режим, причому МП 80386 працює як дуже
    швидкий МП 8086, але, за бажанням програміста, з 32-розрядних
    розширенням. У реальному режимі МП 80386 має таку саму базову
    архітектуру, що і МП 8086, але забезпечує доступ до 32-раз-
    рядним регістрів. Механізм адресації, розміри пам'яті і обра-
    лення переривань МП 8086 повністю співпадають з аналогічними
    функціями МП 80386 в реальному режимі.
    Єдиним способом виходу з реального режиму є
    явне перемикання в захищений режим. У захищений режим МП
    80386 входить при встановленні біта включення захисту (РЕ) в нулі-
    вом регістрі керування (CR0) за допомогою команди пересилання (MOV

    - 6 -

    to CR0). Для сумісності з МП 80286 з метою встановлення біта
    РЕ може бути також використана команда завантаження слова відбутися у-
    яния машини LMSW. Процесор повторно входить до реального режиму в
    тому випадку, якщо програма командою пересилання скидає біт
    РЕ регістру CR0.

    2.2. Захищений режим
    Повні можливості МП 80386 розкриваються в захищеному режі-
    ме. Програми можуть виконувати перемикання між процесами з
    метою входу в завдання, призначені для режиму віртуального
    МП 8086. Кожна така задача проявляє себе в семантиці МП
    8086 (тобто у відносинах між символами і приписувати їм
    значеннями незалежно від інтерпретує їх обладнання).
    Це дозволяє виконувати на МП 80386 програмне забезпечення
    для МП 8086 - прикладну програму або цілу операційну сис-
    тему. У той же час завдання для віртуального МП 8086 ізолірова-
    ни та захищені як один від одного, так і від головної операційної
    системи МП 80386. Далі перейдемо безпосередньо до розглянуто-
    нію шини даних МП 80386.

    3. Шини
    Перш за все дамо визначення шини. Шина - це канал пере-
    посиланням даних, використовуваний спільно різними блоками систе-
    ми. Шина може являти собою набір провідних ліній, вит-
    равленних в друкованій платі, проводу припаяні до висновків разь-
    емов, в які вставляються друковані плати, або плоский ка-
    бель. Компоненти комп'ютерної системи фізично розташовані
    на одній або кількох друкованих платах, причому їх число і фу-

    - 7 -

    нкціі залежать від конфігурації системи, її виробника, а годину-
    то й від покоління мікропроцесора.
    Інформація передається по шині у вигляді груп бітів. До складу
    шини для кожного біта слова може бути передбачена окрема
    лінія (паралельна шина), або всі біти слова можуть послідовно-
    тельно в часі використовувати одну лінію (послідовна
    шина). На рис 2. намальовано типове підключення пристроїв до
    шині даних. рис.2
    ????????????? ?????????????< br /> ? Пристрій? ? Пристрій?
    ? виводу? ? введення?
    ????????????? ?????????????< br /> ? ? ? ?
    ??????????? ???????????? ????????????? ?????????????< br /> ? ОЗУ? ? ПЗУ? ? Вихідний? ? Вхідний?
    ? ? ? ? ? буфер? ? буфер?
    ??????????? ???????????? ????????????? ?????????????< br /> ???????? ???????? ???????? ???????? ???????< br /> ?????????????????????????????????????????????????? ?? D 40 0 П?
    ?????????????????????????????????????????????????? ?? р?
    ?????????????????????????????????????????????????? ?? о?
    ?????????????????????????????????????????????????? ?? ц?
    ?????????????????????????????????????????????????? ?? е?
    ?????????????????????????????????????????????????? ?? с?
    ?????????????????????????????????????????????????? ?? с?
    ?????????????????????????????????????????????????? ?? D 47 0 о?
    ? р?
    ???????< br />
    - 8 -

    3.1 Шина з трьома станами
    Шина з трьома станами нагадує телефонну лінію загального
    користування, до якої підключено багато абонентів. Три відбутися у-
    яніе на шині - це стану високого рівня, низького рівня і
    високого імпедансу. Стан високого імпедансу дозволяє
    пристрою або процесору відключитися від шини і не впливати на
    рівні, що встановлюються на шині іншими пристроями або про-
    цессора. Таким чином, тільки один пристрій є ве-
    дущім на шині. Керуюча логіка активізує в кожен конк-
    ної момент тільки один пристрій, що ставати ве-
    дущім. Коли пристрій активізовано, воно поміщає свої
    дані на шину, всі ж інші потенційні провідні перево-
    дятся в пасивний стан.
    До шині може бути підключено багато прийомних пристроїв -
    одержувачів. Зазвичай дані на шині призначаються тільки для
    одного з них. Поєднання керуючих та адресних сигналів, оп-
    ределяет для кого саме. Керуюча логіка збуджує спеці-
    ний стробірующіе сигнали, щоб вказати одержувачу коли
    йому слід приймати дані. Одержувачі і відправники можуть
    бути односпрямованим (тобто здійснювати тільки або переда-
    чу, або прийом) і двонаправленими (здійснювати і те і дру-
    гое). На рис. 3 показані двонаправлені отправітелі/получате-
    Чи, підключені до шини.
    Малюнок 3 розташований на наступній сторінці.

    - 9 -

    рис.3
    ????????????????????< br /> ? Мікропроцесор?
    ????????????????????< br /> ????????????????????< br /> ??????????????? Керуюча ??????????????< br /> ? ????? логіка???? ?
    ? ? ???????????????????? ? ?
    ? ????????? Дозвіл ??????? ?
    ? Активізація? ? Активізація?
    виходу 1? ? виходу 2
    ????????????????????? ? ~? ????????????????????< br /> ? Строб даних? ??? ? ??? ? Строб даних?
    ? Вихідні???? ?????? ??? ???? Вихідні?
    ? Відправ-дані? ??? ? ? ? ??? ? дані Відправ-?
    ? тель/по- Вхідні? ? ? ? ? Вхідні тель/по-?
    ? лучатель 1 дані ???????? ??????????? дані лучатель 2?
    ????????????????????? ? ????????????????????< br /> ?
    ~ Лінія шини

    Шинна (магістральна) організація отримала широке роз-
    ространеніе, оскільки в цьому випадку всі пристрої використовують
    єдиний протокол сполучення модулів центральних процесорів і
    пристроїв введення-виведення за допомогою трьох шин.

    - 10 -

    3.2 Типи шин
    Сполучення з центральним процесором здійснюється посредс-
    твом трьох шин: шини даних, шини адрес і шини управління.
    Шина даних служить для пересилання даних між ЦП і пам'яттю або
    ЦП і пристроями вводу-виводу. Ці дані можуть представляти
    собою як команди ЦП, так і інформацію, яку ЦП посилає в
    порти вводу-виводу або приймає звідти. У МП 8088 шина даних
    має ширину 8 розрядів. У МП 8086, 80186, 80286 ширина шини
    даних 16 розрядів; в МП 80386 - 32 розряду.
    Шина адрес використовується ЦП для вибору необхідної комірки
    пам'яті або пристрої введення-виведення шляхом установки ан шині
    конкретної адреси, що відповідає однієї з комірок пам'яті або
    одного з елементів введення-виведення, що входять в систему. Нарешті
    по шині управління передаються керуючі сигнали, призначені-
    ченние пам'яті і пристроїв введення-виведення. Ці сигнали вказуючи-
    ють напрямок передачі даних (у ЦП або з ЦП), а також мо-
    менти передачі.
    Магістральна організація передбачається, як правило, наяв-
    чіе керуючого модуля, який виступає в ролі директора -
    розпорядника при обміні даними. Основне призначення цього
    модуля - організація передачі слова між двома іншими моду-
    лями.

    3.3 Операції на магістралі
    Операція на системній магістралі починається з того, що уп-
    равляющій модуль встановлює на шині кодове слово модуля -
    відправника і активізує лінію стробі відправника. Це поз-
    воля модулю, кодове слово якого встановлено на шині,

    - 11 -

    зрозуміти, що він є відправником. Потім керуючий модуль
    встановлює на кодове слово модуля - одержувача і актівізі-
    рілої лінію стробі одержувача. Це дозволяє модулю, кодове
    слово якого встановлено на шині, зрозуміти, що він є
    одержувачем.
    Після цього керуючий модуль збуджує лінію стробі дан-
    них, в результаті чого вміст регістра відправника Перес-
    робиться в регістр одержувача. Цей крок може бути повторений лю-
    бій кількість разів, якщо потрібно надіслати багато слів.
    Дані пересилаються від відправника одержувачу у відповідь на
    імпульс, що порушується керуючим модулем на відповідній
    лінії стрибає. При цьому передбачається, що до моменту появи
    імпульсу стрибає в модулі - відправника дані підготовлені до
    передачі, а модуль - отримувач готовий прийняти дані. Така
    передача даних носить назву синхронної (синхронізований-
    ній).
    Що відбудеться, якщо модулі що беруть участь в обміні (один або
    обидва), можуть передавати або отримувати дані тільки при визна-
    лених умовах? Процеси на магістралях можуть носити асінх-
    ронний (несінхронізірованний) характер. Передачу даних від
    відправника одержувачу можна координувати з допомогою ліній
    стану, сигнали на яких відображають умови роботи обох
    модулів. Як тільки модуль призначається відправником, він прини-
    мает контроль над лінією готовності відправника, сигналізуючи
    з її допомогою про свою готовність приймати дані. Модуль, наз-
    начення одержувачем, контролює лінію готовності отримають-
    ля, сигналізуючи з її допомогою про готовність приймати дані.
    При передачі даних повинні дотримуватися дві умови. По-пер-

    - 12 -

    вих, передача здійснюється лише в тому випадку, якщо отримає-
    тель і відправник сигналізують про свою готовність. По-дру-
    яких, кожне слово має передаватися один раз. Для забезпе-
    ня цих умов передбачається певна послідовник-
    ність дій при передачі даних. Ця послідовність но-
    сит назва протоколу.
    Відповідно до протоколу відправник, підготувавши новий
    слово, інформує про це одержувача. Одержувач, прийнявши оче-
    чергової слово, інформує про це відправника. Стан ліній
    готовність у будь-який момент часу визначає дії, які
    повинні виконувати обидва модулі.
    Кожен крок в передачі даних від однієї частини системи до дру-
    гой називається циклом магістралі (або часто машинним циклом).
    Частота цих циклів визначається тактовими сигналами ЦП. Тривалий
    ність циклу магістралі пов'язана з частотою тактових сигна-
    лов. Типовими є тактові частоти 5, 8, 10 і 16 МГц.
    Найбільш сучасні схеми працюють на частоті до 24 Мгц.

    3.4 Порти введення-виведення
    Адресний простір вводу-виводу організовано у вигляді пор-
    тов. Порт являє собою групу ліній введення-виведення, за ко-
    менту, котрим відбувається паралельна передача інформації між ЦП і
    пристроєм введення-виведення, зазвичай по одному біту на лінію. Чис-
    ло ліній у порту найчастіше збігається з розміром слова, характе-
    терни для даного процесора. Вхідний порт найчастіше органи-
    зуется у вигляді сукупності логічних вентилів, через які
    вхідні сигнали надходять на лінії системної шини даних. Ви-
    Ходна порт реалізується у вигляді сукупності тригерів, в кото-

    - 13 -

    яких зберігаються сигнали, зняті з шини даних.
    Якщо в передачі інформації бере участь процесор, то направ-
    ня потоку вхідної і вихідної інформації прийнято розглядає-
    вать щодо самого процесора. Вхідний порт - це будь-який
    джерело даних (наприклад, реєстр), який виборчим про-
    разом підключається до шини даних процесора і посилає слово
    даних у процесор. Навпаки, вихідний порт являє собою
    приймач даних (наприклад, реєстр), який виборчим
    чином підключається до шини даних процесора. Будучи обраний,
    вихідний порт приймає слово даних з мікропроцесора.
    Процесор повинен мати можливість координувати швидкість
    своєї роботи зі швидкістю роботи зовнішнього пристрою, за кото-
    рим він обмінюється інформацією. В іншому випадку може по-
    світитися, що вхідний порт почне пересилати дані ще до то-
    го як, процесор їх зажадає, і процес пересилання даних на-
    лягає на якийсь інший процес у ЦП. Як уже зазначалося,
    ця координація роботи двох пристроїв носить назву "Рукопис-
    жатія ", або квітірованія.
    Тепер детальніше зупинимося на режимах роботи портів вво-
    да-виводу. Існують три види взаємодії процесора з
    портами вводу-виводу: програмне управління, режим переривань
    і прямий доступ до пам'яті (ПДП).
    Програмно-керований ввід-висновок ініціюється процесором,
    який виконує програму, що управляє роботою зовнішнього уст-
    ройства. Режим переривань відрізняється тим, що ініціатором вво-
    да-виводу є зовнішній пристрій. Пристрій, підключений-
    ве до висновку переривань процесора, підвищує рівень сигналу
    на цьому висновку (або залежно від типу процесора знижує

    - 14 -

    його). У відповідь процесор, закінчивши виконання поточної команди,
    зберігає вміст програмного лічильника у відповідному
    стеку і переходить на виконання програми, що називається програм-
    мій обробки переривань, щоб завершити передачу даних.
    ПДП теж ініціюється пристроєм. Передача даних між
    пам'яттю і пристроєм вводу-виводу здійснюється без втручання-
    тва процесора. Як правило, для організації ПДП викорис-
    зуются контролери ПДП, виконані у вигляді інтегральних схем.

    3.5 Уніварсальний синхронно-асинхронний
    приймач-
    Мікропроцесор взаємодіє з періфірійнимі пристрої-
    ми, які приймають і передають дані в послідовній фор-
    ме. У процесі цієї взаємодії процесор повинен виконувати
    перетворення паралельного коду в послідовний, а також
    послідовного в паралельний.
    Найчастіше пересилання даних між процесором і периферії-
    нимі пристроями виконуються асинхронно. Іншими словами,
    пристрій може передавати дані в будь-який момент часу. Ес-
    Чи дані не передаються, пристрій посилає просто біти березні-
    кер, звичайно високий рівень сигналу, що дає можливість не-
    повільно виявити будь-який розрив ланцюга передачі. Якщо пристро-
    тво готове передавати дані, передавач посилає нульовий біт,
    позначає початок посилки. За цим нульовим бітом слідують
    дані, потім біт парності і, нарешті, один або два стоп-бі-
    та. Закінчивши передачу, відправник продовжує посилати високий
    рівень сигналу на знак того, що дані відсутні.
    Для зручності проектування інтерфейсу процесора з вуст-

    - 15 -

    ройствамі послідовного вводу-виводу (як синхронними, так
    і асинхронними) розроблені мікросхеми універсальних синхрон-
    но-асинхронних прийомопередавачів (УСАПП). До складу УСАПП входити-
    дят функціонують незалежно секції приймача-передавача.
    Типовий УСАПП зображений на рис. 4
    Малюнок 4 розташований на наступній сторінці.


    - 16 -

    Разреше-От тригера
    ня по-8 7 6 5 4 3 2 1 "Буфер
    одержанні Дані передавача
    даних? ? ? ? ? ? ? ? вільний "
    ?????? ??????????????? ж е а б в г д ???????????< br /> ??????? Вентилі І? ? ? ? ? ? ? ? ?
    ??????????????? ? ? ??????????????? ?
    ??????????????? ???????? ????? Вентилі І? ?
    ? Буферний ре-? ? R ???????? ????????< br /> ? гістр прийом-?????? Тригер? ???????????????< br /> ? ника? ? ? "Дані????
    ??????????????? ? ? готові "? ???????????????< br /> ? ? ? S? ? Регістр сос-?????????< br /> ?????????? ? ????????? ? тоянія? ?
    Бити управління? ? ????????????????????????????? ?
    від регістра стану? ?????????????????????????? ?
    ??????????????? ????????????? ?
    ???????????????????????? ???????? Зсувне ??????????< br /> ??????????? ???????????? ? регістр?
    ? Логіка ?????????????? Логіка ???????? приймача?
    ? перевірки? ? перевірки? ? СР?
    ? паритету? ? кордону? ?????????????< br /> ? ? ? кадру? ?
    ??????????? ???????????? ?
    ??????????? ???????????? ?
    ? Перевірка? ? Синхронно-? ?
    ? стартовою-? ? зірующій? ?
    ? го біта ?????????????? генератор ?????????< br />
    - 17 -

    ? Послідовний вхід? Частота 16хТ Рис. 4
    Буквами позначено: а - Дані готові; б - Накладення; в - Помилка
    кадри; г - Помилка парності; д - Буфер пере-
    датчика вільний; е - Дозвіл читання слова
    стану; ж - Скидання тригера "Дані гото-
    ви "
    УСАПП укладений у корпус із 40 висновками і є дуплексним
    пристроєм (тобто може передавати і приймати одночасно).
    Він виконує логічне форматування посилок. Для підключенні
    ня УСАПП можуть знадобитися додаткові схеми, однак немає
    необхідності в загальному тактовою генераторі, синхронізує
    УСАПП і той пристрій, з яким встановлено зв'язок. У передатчиком
    чіке УСАПП передбачена подвійна буферизація, тому наступних
    щий байт даних може прийматися з процесора, як тільки
    поточний байт підготовлений для передачі.
    Випускаються мікросхеми УСАПП зі швидкостями передачі до 200
    Кбод. Швидкість роботи передавача і приймача (не обов'язково
    однакові) встановлюються за допомогою зовнішніх генераторів,
    частота яких повинна в 16 разів перевищувати необхідну швидкість
    передачі. Сигнали від зовнішніх генераторів надходять на розділи-
    ные тактові входи приймача і передавача.
    Зазвичай і мікропроцесор, і пристрої введення-виведення подклю-
    зустрічаються до своїх УСАПП паралельно. Тим УСАПП діє після-
    послідовно зв'язок (наприклад за стандартом RS-232C).

    - 18 -

    4. MULTIBUS
    Структура магістралі, що забезпечує створення пари всіх аппа-
    ратних засобів, є найважливішим елементом обчислювальної
    системи. Магістраль дозволяє численним компонентів сис-
    теми взаємодіяти один з одним. Крім того, до структури
    магістралі закладені можливості порушення переривань, ПДП,
    обміну даними з пам'яттю і пристроями вводу-виводу і т. д.
    Магістраль загального призначення MULTIBUS фірми Intel представ-
    ляєт собою комунікаційний канал, що дозволяє координувати
    роботу найрізноманітніших обчислювальних модулів. Основою ко-
    ординації служить призначення модуля системи MULTIBUS атрибутів
    ведучого і веденого.

    4.1 Магістралі MULTIBUS I/II.
    Одним з найбільш важливих елементів обчислювальної системи
    є структура системної магістралі, що здійснює сопр-
    ються всіх апаратних засобів. Системна магістраль забезпечують-
    кість взаємодія один з одним різних компонентів систе-
    ми і спільне використання системних ресурсів. Остання
    обставина грає важливу роль в істотному збільшенні
    продуктивності всієї системи. Крім того, системна магіст-
    рал забезпечує передачу даних за участю пам'яті та сті-
    ройств введення-виведення, прямий доступ до пам'яті і порушення пре-
    риваній.
    Системні магістралі зазвичай виконуються таким чином, що
    збої що проходять в інших частинах системи, не впливають на їх функ-
    ціонірованіе. Це збільшує загальну надійність системи. Примі-
    рами магістралей загального призначення є запропоновані фір-

    - 19 -

    мій Intel архітектури MULTIBUS I і II, що забезпечують комунік-
    ційний канал для координації роботи найрізноманітніших ви-
    числівників модулів.
    MULTIBUS I і MULTIBUS II використовують концепцію "ведучий-ве-
    домий ". Провідним є будь-який модуль, що володіє засобами
    управління магістраллю. Провідний за допомогою логіки доступу до ма-
    гістралі захоплює магістраль, потім генерує сигнали уп-
    равленія та адреси і самі адреси пам'яті або пристрою вво-
    да-виводу. Для виконання цих дій провідний обладнується
    або блоком центрального процесора, або логікою, призначені-
    ченной для передачі даних по магістралі до місць призначення і
    від них. Підпорядкованому - це модуль, декодуючі стан адресних
    ліній і діє на підставі сигналів, отриманих від веду-
    щих; ведений не може керувати магістраллю. Процедура обміну
    сигналами між ведучим і веденим дозволяє модулів різного
    швидкодії взаємодіяти через магістраль. Ведучий ма-
    гістралі може скасувати дії логіки управління магіст-
    ралью, якщо йому необхідно гарантувати для себе використанням
    ня циклів магістралі. Така операція має назву "блокує-
    вання "магістралі; вона тимчасово запобігає використання
    магістралі іншими провідними.
    Іншою важливою особливістю магістралі є можливість
    підключення багатьох провідних модулів з метою освіти многоп-
    роцессорних систем.
    MULTIBUS I дозволяє передати 8 - і 16 розрядні дані і
    оперувати з адресами довжиною до 24 розрядів.
    MULTIBUS II сприймає 8 -, 16 - і 32-розрядні дані, а
    адреси довжиною до 32 розрядів. Протоколи магістралей MULTIBUS I

    - 20 -

    і II докладно описані в документації фірми Intel, яку сле-
    дует ретельно вивчити перед використанням цих магістралей в
    який - небудь системі.

    4.2 MULTIBUS I
    MULTIBUS I фірми Intel представляє собою 16-розрядну мно-
    гопроцессорную систему, узгоджується зі стандартом IEEE 796.
    На рис. 5 наведена структурна схема сполучення з магістраллю
    MULTIBUS I. На малюнку не показана локальна шина і локальні
    ресурси МП 80386.
    Малюнок 5 розташований на наступній сторінці.

    Рис.5

    - 21 -

    ???????????????< br /> ????????????????????????????????????????? ?
    ? ?????????????????????????? ???????< br /> ? ? ???????????????????????? 80386 ????? ?
    ? ? ? ?????????? ? ? ? Розрив-
    ? ? ? ? ????????/? ? ? шеніе
    ? ? ? ? ? ??????????????? ? ? байти
    ? Стан? ? Дані? ? Адреса? ????????? ? ?
    ? МП 80386? ? МП 80386? ? МП 80386? ??????? ? ? ?
    ? ? ? ? ? ? ? ? ? ? ?
    ? ? ? ? ? ? ? ? ? ? ?
    ??????????? ?????/??? ? ? ???????/??? ? ? ????/???< br /> ? Генератор? ? Логіка? ? ? ? Дешифратор? ? ? ? Логіка?
    ? стану? ? S0 #-S1 #? ? ? ? адреси? ? ? ? А0/А1?
    ? очікування? ? ? ? ? ????????????? ? ? ?????????< br /> ??????????? ?????????? ? ? ? ? ? ? ?
    ? ???????????????? ? ? ? ? ? ? ?
    ??????????????????????????????????????????? ? ? ? ?
    ?????????? ??????????? ?? /??????? ??/??????/???< br /> ? Арбітр? ? Контролер? ? Приймально-? ? Адресні?
    ? магістралі? ? магістралі? ? передавач? ? фіксатори?
    ? 82289? ? 82286? ? даних? ???????????????< br /> ???????????? ????????????? ???????????? ? ?
    ? ? ? ? Дані? ? Адреса
    ? ? ? ? MULTIBUS? ? MULTIBUS

    ?????????????????????????????????????????????????? ???????????????< br /> MULTIBUS I

    - 22 -

    4.3 Приклад інтерфейсу магістралі MULTIBUS I
    Один зі способів організації взаємодії між МП 80386
    і магістраллю MULTIBUS I полягає в генерації всіх сигналів
    MULTIBUS I c допомогою програмованих логічних матриць (ПЛМ) і
    схем ТТЛ. Простіше використовувати інтерфейс, сумісний з МП
    80286. Основні риси цього інтерфейсу описані нижче.
    Інтерфейс магістралі MULTIBUS I складається з сумісного з
    МП 80286 арбітра магістралі 82288. Контролер може працювати
    як в режимі локальної магістралі, так і в режимі MULTIBUS I;
    резистор на вході МВ схеми 82288, підключений до джерела пі-
    танія, активізує режим MULTIBUS I. Вихідний сигнал MBEN де-
    шифратора адреси на ПЛМ служить сигналом вибору обох мікросхем
    82288 і 828289. Сигнал AEN # з виходу 82289 відкриває виходи
    контролера 82288.
    Взаємодія між процесором 80386 і цими двома уст-
    ройствамі здійснюється за допомогою ПЛМ, в які записані
    програми генерації та перетворення необхідних сигналів. Ар-
    бітрейті 82289 разом з арбітрами магістралі інших обчислювальних
    підсистем координує керування магістраллю MULTIBUS I,
    забезпечуючи управляючі сигнали, необхідні для отримання
    доступу до неї.
    У системі MULTIBUS I кожна обчислювальна підсистема пре-
    тенденцій на використання загальних ресурсів. Якщо підсистема зап-
    рашівает доступ до магістралі, коли інша система вже викорис-
    зует магістраль, перша підсистема повинна чекати її звільняються-
    дення. Логіка арбітражу магістралі управляє доступом до ма-
    гістралі всіх підсистем. Кожна обчислювальна підсистема име-
    ет власний арбітр магістралі 82289. Арбітр підключає свій

    - 23 -

    процесор до магістралі і дозволяє доступ до неї провідним з бо-
    леї високим або більш низьким пріоритетом відповідно до за-
    раніше встановленою схемою пріоритетів.
    Можливі два варіанти процедури управління заняттям магіст-
    грали: з послідовним і паралельним пріоритетом. Схема
    послідовного пріоритету реалізується шляхом з'єднання це-
    ниркою входів пріоритету магістралі (BPRN #) і виходів пріо-
    тета магістралі (BPRO #) всіх арбітрів магістралі в системі.
    Затримка, що виникає при такому з'єднанні, обмежує число
    підключаються арбітрів. Схема паралельного пріоритету вимагає
    наявності зовнішнього арбітра, який приймає вхідні сигнали
    BPRN # від всіх арбітрів магістралі і повертає активний сиг-
    нал BPRО # запитуючій арбітрові з максимальним пріоритетом.
    Максимальне число арбітрів, які беруть участь у схемі з паралель-
    вим пріоритетом, визначається складністю схеми дешифрування.
    Після завершення циклу MULTIBUS I арбітр, що займає ма-
    гістраль, або продовжує її утримувати, або звільняє з
    передачею іншому арбітру. Процедура звільнення магістралі
    може бути різною. Арбітр може звільняти магістраль у
    кінці кожного циклу, утримувати магістраль до тих пір поки не
    буде обов `язковою, провідним з вищим пріоритетом, або
    звільняти магістраль при появі запрошення від ведучого з
    будь-яким пріоритетом.
    Система MULTIBUS I з 24 лініями адреси і 16 лініями даних.
    Адреса системи розташовані в діапазоні 256 кбайт (між
    F00000H і F3FFFFH), причому використовуються всі 24 лінії. 16 ліній
    даних представляють молодшу половину (молодші 16 розрядів) 32 -
    розрядної шини даних МП 80386. Адресні розряди MULTIBUS I

    - 24 -

    нумеруються в шеснадцатерічной системі; А23-А0 У МП 80386 ста-
    новятся ADR17 # - ADR0 # в системі MULTIBUS I. Інвертують ад-
    РЕКН фіксатори порозрядної перетворюють вихідні сигнали адре-
    са МП 80386 в адресні сигнали з низьким активним рівнем для
    магістралі MULTIBUS I.
    Дешифратор адреси. Система MULTIBUS I звичайно включає і про-
    щую, і локальну пам'ять. Пристрої вводу-виводу (УВВ) також
    можуть бути розташовані як на локальній магістралі, так і на
    MULTIBUS I. Звідси випливає, що: 1) простір адрес МП
    80386 повинно бути розділене між MULTIBUS I та локальної ма-
    гістралью і 2) повинен використовуватися дешифратор адрес для
    вибирати одну з двох магістралей. Для вибору магістралі MULTI-
    BUS I потрібні два сигнали:
    1. Сигнал дозволу MULTIBUS I (MBEN) служить сигналом ви-
    бору контролера магістралі 82288 і арбітра магістралі 82289 в
    схемою сполучення з MULTIBUS I. Інші виходи ПЛМ дешифратора
    служать для вибору пам'яті і УВВ на локальній магістралі.
    2. Для забезпечення 16-розрядного циклу магістралі процес-
    ру 80386 повинен бути повернутий активний сигнал розміру шини
    BS16 #. До рівняння ПЛМ, що описує умови збудження сиг-
    налу BS16 #, можуть бути додані додаткові члени для дру-
    гих пристроїв, які потребують 16-розрядної шини.
    Ресурси введення-виведення, підключені до магістралі MULTIBUS I,
    можуть бути відображені на окремий простір адрес вво-
    да-виводу, незалежних від фізичного розташування пристроїв
    на магістралі I, або відображені на простір адрес пам'я-
    ти МП 80386. Адреса УВВ, відображених на простір пам'яті,
    повинні декодувати для порушення правильних команд вво-

    - 25 -

    да-виводу. Це декодування має здійснюватися для всіх
    звернень до пам'яті, що потрапляють в область відображення адрес
    вводу-виводу.
    Адресні фіксатори і приймач даних. Адреса у
    всіх циклах магістралі повинен фіксуватися, тому що по
    протоколу MULTIBUS I на адресних входах повинен утримуватися
    достовірний адреса принаймні 50 нс після того, як коман-
    да MULTIBUS I стає пасивною. Сигнал дозволу адреси
    (AEN #) на виході арбітра магістралі 82289 стає активним,
    як тільки арбітр отримує керування магістраллю MULTIBUS I.
    Сигнал AEN # діє як дозволяє для фіксаторів MULTIBUS
    I. Як показано на рис. 6 вихідний сигнал ALE # контролера ма-
    гістралі 82288 фіксує адресу від МП 80386.
    Рис.6
    Адреса Дані
    А23-А0? D15-D0?
    ???????????????? ALE # ????????????????? DEN
    ? Інвертують ???????? ? Інвертують ??????< br /> ? фіксатор? (Від 82288)? фіксатори/пріе-?
    ????????????????? ? мопередатчікі ??????< br /> AD17 # -? ?????????????????? DT/R #
    AD0 # DATF # -? (Від 82288)
    DAT0 #

    Розряди даних MULTIBUS I нумеруються в шістнадцятковій
    системі, так що D15-D0 перетворюється на DATF #-DAT0 #. Інвертують-
    ющіе фактори і приймач виробляють низький активний

    - 26 -

    рівень для магістралі MULTIBUS I. Дані фіксуються тільки в
    циклах запису. Під час циклу запису адресними фіксаторами і
    фіксаторами - приймача даних управляють вхідні
    сигнали ALE #, DEN і DT/R # від контролера 82288. У циклах чте-
    ня фіксатори - приймач управляються сигналом локаль-
    ної магістралі RD #. Якщо при використанні сигналу DEN за ло-
    Кальний циклом запису негайно піде цикл читання MULTI-
    BUS I, на локальній магістралі МП 80386 виникне конфліктна
    ситуація.

    4.4 Магістраль розширення введення-виведення iSBX
    Магістраль iSBX незалежна від типу процесора або плати.
    Кожен інтерфейс розширення безпосередньо підтримує до
    8-розрядних портів вводу-виводу. За допомогою відомих процес-
    рів або процесорів з плаваючою точкою забезпечується розширенням-
    ня адресних можливостей. Крім того, кожен інтерфейс роз-
    ренію може при необхідності підтримувати канал ПДП зі ско-
    зростання передачі до 2 Мслов/с
    Магістраль iSBX включає два основних елементи: базову
    плату і модуль розширення. Базова плата - це будь-яка плата з
    одн?? м або декількома інтерфейсами розширення введення-виведення
    (коннекторами), що задовольняють електричним і механічним
    вимогам специфікації Intel. Природно, базова плата
    завжди є провідним пристроєм, вона генерує все адре-
    са, сигнали вибору і команди.
    Модуль розширення магістралі iSBX являє собою не-
    велику спеціалізовану плату введення-виведення, підключену до

    - 27 -

    базової плати. Модуль може мати одинарну або подвійну ширина
    ну. Призначення модуля розширення - перетворення протоколу
    основній магістралі до протоколу конкретного пристрою вво-
    да-виводу.
    Розширення функцій, реалізованих кожній системній платою,
    підключеного до магістралі MULTIBUS I, підвищує виробник-
    ність системи, тому що для доступу до таких резидентним
    функцій не потрібно арбітраж магістралі.

    4.5 Багатоканальний магістраль
    Багатоканальний магістраль є спеціалізо-
    ний електричний та механічний протокол, що діє як
    складова частина системи MULTIBUS I. Ця магістраль призначені-
    Чена для швидкісної блокової пересилання даних між системою
    MULTIBUS I та взаємопов'язаними перефірійнимі пристроями. В
    тих випадках, коли потрібно пересилати групу байтів або
    слів, розташованих (або диспонуємо) з послідовним
    адресами, протокол блокової пересилання даних зменшує непроіз-
    водітельние втрати. Передача здійснюється в асинхронному ре-
    жимі з використанням протоколу підтверджень і з перевіркою
    парності, що забезпечує правильність передачі даних.
    Поліпшенню характеристик системи MULTIBUS I сприяє
    зменшення впливу на її продуктивність обладнання па-
    кетного типу. Потоки даних від пакетних пристроїв можуть іс-
    Протокол многоканаль-
    ної магістралі спеціально пристосований для пакетних пересилань

    - 28 -

    даних. Максимальний виграш в продуктивності виходить
    при використанні двупортовий пам'яті з доступом як зі сторо-
    ни багатоканальної магістралі, так і з боку інтерфейсу MUL-
    TIBUS I.

    4.6 Магістраль локального розширення iLBX
    Магістраль iLBX призначена для безпосередніх швидкість-
    них передач даних між ведучими і відомими і забезпечує:
    1) максимум два ведучих на магістралі, що спрощує процедуру
    арбітражу; 2) асинхронний по відношенню до передачі даних ар-
    бітраж магістралі; 3) мінімум два і максимум п'ять пристроїв,
    пов'язаних з магістраллю; 4) ведені пристрої, які визначаються
    як ресурси пам'яті з байтове адресацією, і 5) ведені уст-
    ройства, функції яких безпосередньо контролюються сигна-
    лами ліній магістралі iLBX.
    Збільшення локальних (на платі) ресурсів пам'яті високопро-
    ізводітельного процесора покращує характеристики всієї систе-
    ми. Що стосується інших спеціальних функцій, то наявність на
    процесорній платі пам'яті підвищує продуктивність, пос-
    Кольку процес
         
     
         
    Реферат Банк
     
    Рефераты
     
    Бесплатные рефераты
     

     

     

     

     

     

     

     
     
     
      Все права защищены. Reff.net.ua - українські реферати !