Фізичні методи Speed-незалежний модуль оформлення

1. Введення

Будь-який метод логічного проектування схема заснована на використанні формальних моделей воріт і дроти. Найпростіша модель воріт визначається тільки два "Параметри": (а) булева функція повинна бути розрахована, (б) фіксована затримка розповсюдження. Найпростіша модель дроту ідеальним середовищем з нульовим опором і, отже, з нульовою затримкою. Такі прості моделі дозволяють процедури Circuit Design, які послідовності елементарні кроки легко реалізуються за допомогою комп'ютера.

Коли логічні схеми розроблені за допомогою найпростіших моделей викрити ненадійний в експлуатації, як і у випадку затримки воріт варіацій, дизайнери ввести менш зручні, але більш реалістичні моделі з довільною, але кінцевої затримкою. Використання більш складних моделей може призвести до логіки схемах, які називаються швидкість незалежні [1].

швидкості незалежних перехід схеми тривалість може бути довільним. Таким чином, централізований годинник не можуть бути використані. Замість спеціальні схеми для виявлення виходу дійсності застосовується. Крім того, додаткові схеми інтерфейсу, необхідних для взаємодії з навколишнім середовищем у рукостискання чином. Швидкість незалежних схему можна розглядати як модуль, що складається з комбінаційної логікою (CL) належне, CL дії детектора вихідний (ОВД) і інтерфейс схема (Рис.1). Для того щоб ОВС відрізнити достовірні дані вихід з недійсними, була запропонована схема надлишкового кодування [2]. Основна ідея схеми для перерахування всіх можливих вхідних та вихідних даних, як дійсними і недійсними. ОВС повинна бути надана відповідна інформація на дані дії. Щоб реалізувати ідею надлишкового кодування деякі обмеження по дизайну CL вводяться [3]:

(I), CL повинні бути вільні від небезпеки затримки, тобто вихідні дані CL слово не повинно залежати від відносної Затримка сигналу шляху через CL.

(II) в зміні вхідної між державами, або будь-які проміжні перехідні стани, які передаються через повинно не буде нанесено на карту CL дійсні на вихід держави.

Коли були сформульовані ці обмеження, схема дизайнери зрозуміли, що не всі булеві опису може бути Реалізовано на швидкості незалежний стиль. Інші підходи до швидкості незалежний модуль розробки були необхідні.

SIM дизайн як наука має дві філії: логічний і фізичний. Довгий час фізична відділення було затьмарене, незважаючи на його конкурентоспроможність. Основні властивості фізичного підходу до SIM дизайну є:

(а) Довільні схеми кодування.

(б) звичайної процедури оперативного дизайну пристрою.

(C) Раса сигналів в SIM не впливають на її нормальну роботу.

У цій статті ми пропонуємо підхід, заснований на фізичну природу переходів у CL. Ми вважаємо, що кожен Перехід насправді є передача енергії, яке може бути природним виявлені фізичними методами.

З точки зору радіоінженер CL веде себе як радіопередавач. Він випромінює радіочастот у 108-1010Hz Група модульованих сигналів 106-108Hz. Очевидно, що несуча хвиля виходить шляхом воріт перемикань під час перехідних періодів у CL. модулюючим хвилі відбувається контроль схем (ОВС і інтерфейс схеми), що виявити перехід до завершення, і інформувати про навколишнє середовище Готовність CL. ОВС є свого роду радіо-приймача, який витягає модуляції конверт і підвищує прийнятого сигналу. Основними властивостями, які ОВС схеми повинні викривати з точки радіо інженера зору є вибірковість і високим коефіцієнтом посилення. Оскільки корисні сигнали можуть розповсюджуватися через не-провідну середу, ОВС схеми можуть бути пов'язані з CL побічно.

досягнень в області напівпровідникових технологій народила двох методів переходу виявлення на основі двох видів Інформація відверто сигналу, а саме електромагнітне випромінювання і поточне споживання. Частота сигналу проводиться шляхом перемикання логікою Гейтса визначається по воротах затримки.

Наприклад, CMOS мережа 1 нс Гейтс випускає 1 ГГц сигналу, ECL масив 100-PS воріт дає 10-ГГц випромінювання. Логічні схеми, що складається з 10-PS воріт буде випромінювати інфрачервоне випромінювання. Цей сигнал може бути легко виявлений світлочутливі пристрою.

2. Довідкова

Давайте ближче поглянути на структуру швидкого незалежних модулів (SIM), представлений на рис.1. Усі вхідні дані обробляються в CL, всі вихідні дані отримані з CL, теж. Таким чином, CL є єдиним підрозділом у SIM, яка бере участь в належній обробки даних. Результат , Що обробка задається булевої функції. Алгоритми розрахунку булевої функції реалізуються на внутрішньому будові CL. Як правило, його структура послідовно-паралельний, а також алгоритм, реалізований.

Коли N-розрядних слова даних міститься в CL, Н або більше шляхів розповсюдження сигналу (SPP) можуть бути активовані одночасно. Таким чином, можна сказати, що розрахунок булевої функції CL має паралельний характер. З іншого боку, кожен СПП воріт ланцюга, яка обробляє дані в послідовній основі. Таким чином, розрахунок у CL має також послідовний характер.

ОВС схема призначена для виявлення і стійкий перехідних "держав" УЗ. Якщо який-небудь SPP в CL і раніше "активні", CL знаходиться в перехідному державі, в іншому випадку вона знаходиться в стабільному стані. Кожен воріт комутації результати в обох логічних і електромагнітного впливу на своїх навколишньому середовищу. Логічні наслідки перемикання був важко розслідування, і ми вважаємо, фізичного.

Щоб забезпечити незалежність швидкості модуля ОВС і інтерфейс схема повинна працювати на швидкості незалежні режимі. Це означає, що будь-яке довільне, але кінцевої транзистора або дротом затримка не може порушити нормальну роботу ОВС і схеми інтерфейсу.

інтерфейс схема є посередником між ОВС та охорони навколишнього середовища SIM. Він здійснює будь-які сигналізації Конвенція, зазвичай двох-або чотирирічний цикл один [4] на основі запиту Вимоги та визнання Ack допомогою сигналу. Інтерфейс схема отримує вихідний дії (OV) сигналу від схеми ОВС, сигнал Req з навколишнього середовища і передає сигнал Ack на навколишнє середовище (рис.1).

Розглянемо алгоритм роботи інтерфейсу для реалізації схеми швидкого незалежної чотирирічного циклу сигналізації Конвенція (FCSC). Відповідно до FCSC керуючі сигнали повинні йти в наступній послідовності: Req + ® OV-Ack + ® ® ® REQ-ACK-де "+" відповідним зростанням сигналу і "-" відповідає падінню сигналу. Усі сигнали передбачається дотримуватися позитивної логіки. Спочатку Сигнали Req і Ack низькі, сигнал О. високий. Якщо зміни стану навколишнього середовища, сигнал Req піднімається і перехідні стани CL відбувається (OV-). Після завершення переходу в CL, О. В. сигналу підвищується, а інтерфейс схема викликає Ack Сигнал зростає. Після цього серед виробляє падіння Req сигнал, а потім передає схемою інтерфейсу падаючі Ack сигнал навколишнє середовище. Усі сигнали повинні бути скинуті в початковий стан.

розробити інтерфейс схема схема проектувальник повинен брати до уваги, що будь-яка схема ОВС має кінцеву (не нуль) затримки включення тонну. Це означає, що ОВС не може відповісти на переходах короткий TR тривалістю Т <тонну .

приклад інтерфейсу схема показана на рис.2. Він містить фліп-флоп, NOR-воріт, асиметрична затримка і Інвертор якості вихідного каскаду [5].

асиметрична затримка призначена для затримки росту Вимоги сигналу для T + період, коли T +> тонна . Відстрочка Req падіння сигналу відзначив T-повинен бути максимально коротким Можливо. Зверніть увагу, що швидкість-незалежна робота інтерфейсу схема вразлива до затримки T + варіації. Якщо T + стає менше, ніж тонна , Належне функціонування SIM не може бути гарантована. В іншому випадку, якщо T + набагато більше, ніж тонна , Продуктивність SIM буде значно скорочений. Щоб забезпечити точну відповідність T + і тонна емулятор можуть бути використані. Такі

емулятор або точна копія ОВС або його функціональної копією, тобто резистивного-ємнісні моделі ОВС's Критичний шлях. У чіпі емулятор повинен бути розміщений поряд з активною схеми ОВС, з тим щоб забезпечити однакові умови виготовлення і експлуатації.

У цьому прикладі ми використовуємо спрощені асиметрична затримка реалізована у вигляді асиметричної інверторів CMOS ланцюга (Рис.3). Всупереч Невизначений инвертор асиметричний одне, не має рівних підйому і спаду вихідного сигналу.

тимчасової діаграми для інтерфейсу схеми представлений на мал.4 у двох випадках: (а) TTR <тонну і (б) TTR