Порівняльні характеристики сучасних апаратних платформ Зміст

Процесори з архітектурою 80x86 і Pentium

Особливості процесорів з архітектурою SPARC компанії Sun Microsystems SuperSPARC

hyperSPARC

MicroSPARC-II

UltraSPARC

Процесори PA-RISC компанії Hewlett-Packard

Особливості архітектури MIPS компанії MIPS Technology

Особливості архітектури Alpha компанії DEC

Особливості архітектури POWER компанії IBM і PowerPC компаній Motorola, Apple та IBM

Архітектура POWER

Еволюція архітектури POWER у напрямку архітектури PowerPC Процесори з архітектурою 80x86 і Pentium

Зазвичай, коли нова архітектура створюється одним архітектором або групою архітекторів, її окремі частини дуже добре підігнані один до одного і вся архітектура може бути описана досить пов'язано. Цього не можна сказати про архітектуру 80x86, оскільки це продукт кількох незалежних груп розробників, які розвивали цю архітектуру більше 15 років, додаючи нові можливості до початкового набору команд.

У 1978 році була анонсована архітектура Intel 8086 цілком сумісне вгору розширення в той час успішного 8-біт мікропроцесора 8080. 8086 представляє собою 16-бітову архітектуру з усіма внутрішніми регістрами, що мають 16-бітову розрядність. Мікропроцесор 8080 був просто побудований на базі накопичується суматора (акумулятора), але архітектура 8086 була розширена додатковими регістрами. Оскільки майже кожен регістр в цій архітектурі має певне призначення, 8086 за класифікацією частково можна віднести до машин з накопичують суматора, а частково - до машин з регістрами загального призначення, і його можна назвати розширеної машиною з накопичують суматори. Мікропроцесор 8086 (точніше його версія 8088 з 8-бітової зовнішньої шиною) став основою завоювала надалі весь світ серії комп'ютерів IBM PC, що працюють під управлінням операційної системи MS-DOS.

У 1980 році був анонсований співпроцесор плаваючою точки 8087. Ця архітектура розширила 8086 майже на 60 команд плаваючою точки. Її архітектори відмовилися від розширених накопичують суматори для того, щоб створити якийсь гібрид стеків і регістрів, по суті розширену стекові архітектуру. Повний набір стекові команд доповнений обмеженим набором команд типу регістр-пам'ять.

Анонсований в 1982 році мікропроцесор 80286, ще далі розширив архітектуру 8086. Була створена складна модель розподілу та захисту пам'яті, розширено адресний простір до 24 розрядів, а також додано невелика кількість додаткових команд. Оскільки дуже важливо було забезпечити виконання без змін програм, розроблених для 8086, в 80286 був передбачений режим реальних адрес, що дозволяє машині виглядати майже як 8086. У 1984 році компанія IBM оголосила про використання цього процесора у своїй новій серії персональних комп'ютерів IBM PC/AT.

У 1987 році з'явився мікропроцесор 80386, який розширив архітектуру 80286 до 32 біт. На додаток до 32-бітової архітектурі з 32-бітовими регістрами і 32-бітовим адресним простором, в мікропроцесорі 80386 з'явилися нові режими адресації і додаткові операції. Всі ці розширення перетворили 80386 в машину, за ідеологією близьку до машин з регістрами загального призначення. На додаток до механізмів сегментації пам'яті, в мікропроцесор 80386 була додана також підтримка сторінкової організації пам'яті. Також як і 80286, 80386 мікропроцесор має режим виконання програм, написаних для 8086. Хоча в той час базової операційною системою для цих мікропроцесорів залишалася MS-DOS, 32-розрядна архітектура і сторінкова організація пам'яті послужили основою для перенесення на цю платформу операційної системи UNIX. Слід зазначити, що для процесора 80286 була створена операційна система XENIX (сильно урізаний варіант системи UNIX).

Ця історія ілюструє ефект, викликаний необхідністю забезпечення сумісності з 80x86, оскільки існувала база програмного забезпечення на кожному кроці була дуже важливою. На щастя, наступні процесори (80486 у 1989 та Pentium у 1993 році) були націлені на збільшення продуктивності і додали до видимого користувачем набору команд лише три нові команди, що полегшують організацію багатопроцесорної роботи.

Що б не говорилося про незручності архітектури 80x86, слід мати на увазі, що вона переважає у світі персональних комп'ютерів. Майже 80% встановлених малих систем базуються саме на цій архітектурі. Спори щодо переваг CISC і RISC архітектур поступово стихають, оскільки сучасні мікропроцесори намагаються увібрати в себе найкращі властивості обох підходів.

Сучасна лінійка процесорів i486 (i486SX, i486DX, i486DX2 і i486DX4), в якому збереглися система команд і методи адресації процесора i386, вже має деякі властивості RISC-мікропроцесорів. Наприклад, найбільш вживані команди виконуються за один такт. Компанія Intel для оцінки продуктивності своїх процесорів ввела в вживання спеціальну характеристику, яка називається рейтингом iCOMP. Компанія сподівається, що ця характеристика стане стандартної тестової оцінкою і буде застосовуватися іншими виробниками мікропроцесорів, проте останні зі зрозумілою обережністю відносяться до системи вимірювань продуктивності, введеної компанією Intel. Нижче в таблиці наведені порівняльні характеристики деяких процесорів компанії Intel на базі рейтингу iCOMP.        Процесор         Тактова частота (МГц)         Рейтинг iCOMP             386SX
386SL
386DX
386DX
i486SX
i486SX
  i486SX
i486DX
i486DX2
i486DX
i486DX2
i486DX4
i486DX4
  Pentium
Pentium
Pentium
Pentium
Pentium
Pentium         25
25
25
33
20
25
33
33
  50
  50
66
75
100
60
66
90
100
120
  133         39
41
49
68
78
100
136
166
  231
  249
297
319
435
510
567
735
815
  1000
1200     

Процесори i486SX і i486DX - це 32-бітові процесори з внутрішньої кеш-па-мятью ємністю 8 Кбайт і 32-бітової шиною даних. Основна відмінність між ними полягає в тому, що в процесорі i486SX відсутня інтегрований співпроцесор плаваючою точки. Тому він має меншу ціну і застосовується в системах, для яких не дуже важлива продуктивність при обробці дійсних чисел. Для цих систем звичайно можливе розширення за допомогою зовнішнього співпроцесора i487SX.

Процесори Intel OverDrive і i486DX2 практично ідентичні. Однак кристал OverDrive має корпус, який може встановлюватися в гніздо розширення співпроцесора i487SX, що застосовується в ПК на базі i486SX. У процесорах OverDrive і i486DX2 застосовується технологія подвоєння внутрішньої тактової частоти, що дозволяє збільшити продуктивність процесора майже на 70%. Процесор i486DX4/100 використовує технологію потроєння тактової частоти. Він працює з внутрішньої тактовою частотою 99 МГц, тоді як зовнішня тактова частота (частота, на якій працює зовнішня шина) складає 33 МГц. Цей процесор практично забезпечує рівні можливості з машинами класу 60 МГц Pentium, будучи їх повноцінної та доступними за ціною альтернативою.

, що з'явився в 1993 році процесор Pentium ознаменував собою новий етап у розвитку архітектури x86, пов'язаний з адаптацією багатьох властивостей процесорів з архітектурою RISC. Він виготовлений за 0.8 мікронній БіКМОП технології і містить 3.1 мільйона транзисторів. Первісна реалізація була розрахована на роботу з тактовою частотою 60 і 66 МГц. В даний час є також процесори Pentium, що працюють з тактовою частотою 75, 90, 100, 120, 133, 150 і 200 МГц. Процесор Pentium у порівнянні зі своїми попередниками володіє цілим рядом поліпшених характеристик. Головними його особливостями є:  двохпотокові суперскалярна організація, що допускає паралельне      виконання пари простих команд;  наявність двох незалежних двохканальних множественно-асоціативних      кешей для команд і для даних, що забезпечують вибірку даних для двох      операцій в кожному такті;  динамічне прогнозування переходів;  конвеєрна організація пристрої плаваючою точки з 8 ступенями;  двійкова сумісність з існуючими процесорами сімейства      80x86.

Блок-схема процесора Pentium представлена на малюнку 6.1. Перш за все нова мікроархітектура цього процесора базується на ідеї суперскалярної обробки (правда з деякими обмеженнями). Основні команди розподіляються по двох незалежних виконавчим пристроям (конвеєрам U і V). Конвеєр U може виконувати будь-які команди сімейства x86, включаючи цілочисельні команди і команди з плаваючою точкою. Конвеєр V призначений для виконання простих цілочисельних команд і деяких команд з плаваючою точкою. Команди можуть направлятися в кожне з цих пристроїв одночасно, причому при видачі пристроєм керування в одному такті пари команд складніша команда надходить у конвеєр U, а менш складна - в конвеєр V. Така попарно видача команд можлива правда тільки для обмеженого підмножини цілочисельних команд. Команди арифметики з плаваючою точкою не можуть запускатися в парі з цілочисельними командами. Одночасна видача двох команд можлива лише за відсутності залежностей по регістрах. При зупинці команди з будь-якої причини одному конвеєрі, як правило зупиняється і другий конвеєр.

Решта пристрою процесора призначені для постачання конвеєрів необхідними командами і даними. На відміну від процесорів i486 в процесорі Pentium використовується роздільна кеш-пам'ять команд та даних ємністю по 8 Кбайт, що забезпечує незалежність звернень. За один такт з кожної кеш-пам'яті можуть читатися два слова. При цьому кеш-пам'ять даних побудована на принципах дворазового розшарування, що забезпечує одночасне зчитування двох слів, що належать одному рядку кеш-пам'яті. Кеш-пам'ять команд зберігає відразу три копії тегів, що дозволяє в одному такті зчитувати два командних слова, що належать або одному рядку, або суміжних рядках для забезпечення попарно видачі команд, при цьому третя копія тегів використовується для організації протоколу спостереження за когерентністю стану кеш-пам'яті. Для підвищення ефективності перезавантаження кеш-пам'яті в процесорі застосовується 64-бітова зовнішня шина даних.

У процесорі передбачений механізм динамічного прогнозування напрямки переходів. З цією метою на кристалі розміщена невелика кеш-пам'ять, що називається буфером цільових адрес переходів (BTB), і дві незалежні пари буферів попередньої вибірки команд (по два 32-бітових буфера на кожен конвеєр). Буфер цільових адрес переходів зберігає адреси команд, які перебувають у буферах попередньої вибірки. Робота буферів попередньої вибірки організована таким чином, що в кожний момент часу здійснюється вибірка команд тільки в один з буферів відповідної пари. При виявленні в потоці команд операції переходу обчислений адреса переходу порівнюється з адресами, що зберігаються в буфері BTB. У разі збігу передбачається, що перехід буде виконано, і дозволяється робота іншого буфера попередньої вибірки, який починає видавати команди для виконання до відповідного конвеєр. При розбіжності вважається, що перехід виконуватися не буде і буфер попередньої вибірки не переходить, продовжуючи звичайний порядок видачі команд. Це дозволяє уникнути простоїв конвеєрів при правильному прогнозі напрямку переходу. Остаточне рішення про направлення переходу природно приймається на підставі аналізу коду умови. При неправильно зробленому прогнозі вміст конвеєрів анулюється і видача команд починається з необхідного адреси. Неправильний прогноз призводить до припинення роботи конвеєрів на 3-4 такту.

Рис. 6.1. Спрощена блок схема процесора Pentium

Слід відзначити, що зросла продуктивність процесора Pentium вимагає і відповідної організації системи на його основі. Компанія Intel розробила і поставляє всі необхідні для цього набори мікросхем. Перш за все для узгодження швидкості з динамічним основною пам'яттю необхідна кеш-пам'яті другого рівня. Контролер кеш-пам'яті 82496 і мікросхеми статичної пам'яті 82491 забезпечують побудову такої кеш-пам'яті об'ємом 256 Кбайт і роботу процесора без тактів очікування. Для ефективної організації систем Intel розробила стандарт на високопродуктивну локальну шину PCI. Випускаються набори мікросхем для побудови потужних комп'ютерів на її основі.

В даний час компанія Intel разработалаі випустила новий процесор, що продовжує лінію архітектурну x86. Цей процесор отримав назву P6 або PentiumPro. Він працює з тактовою частотою 150: 166: 180 і 200 МГц. PentiumPro забезпечує повну сумісність з процесорами попередніх поколінь. Він призначений головним чином для підтримки високопродуктивних 32-бітових обчислень в області САПР, тривимірної графіки та мультимедіа: а також широкого кола комерційних додатків баз даних. За результатами випробувань на тестах SPEC (8.58 SPECint95 і 6.48 SPECfp95) процесор PentiumPro по продуктивності цілочисельних операцій у поточний момент часу вийшов на третє місце у світовій класифікації, поступаючись тільки 180 МГц HP PA-8000 і 400 МГц DEC Alpha. Для досягнення такої продуктивності необхідне використання технічних рішень, широко застосовуються при побудові RISC-процесорів:  виконання команд не в запропонованої програмою послідовності,      що усуває в багатьох випадках призупинення конвеєрів через очікування      операндів операцій;  використання методики перейменування регістрів, що дозволяє      збільшувати ефективний розмір реєстрового файлу (мала кількість      регістрів - одне з самих вузьких місць архітектури x86);  розширення суперскалярні можливостей по відношенню до процесора      Pentium, в якому забезпечується одночасна видача тільки двох команд      з досить жорсткими обмеженнями на їх комбінації.

Крім того, в боротьбу за нове покоління процесорів x86 включилися компанії, які раніше займалися виготовленням Intel-сумісних процесорів. Це компанії Advanced Micro Devices (AMD), Cyrix Corp і NexGen. З точки зору мікроархітектури найбільш близький до Pentium процесор М1 компанії Cyrix, який повинен з'явитися на ринку найближчим часом. Також як і Pentium він має два конвеєра і може виконувати до двох команд в одному такті. Проте в процесорі М1 число випадків, коли операції можуть виконуватися попарно, значно збільшено. Крім того в ньому застосовується методика обходів і прискорення пересилання даних, що дозволяє усунути припинення конвеєрів в багатьох ситуаціях, з якими не справляється Pentium. Процесор містить 32 фізичних регістра (замість 8 логічних, передбачених архітектурою x86) і застосовує методику перейменування регістрів для усунення залежностей за даними. Як і Pentium, процесор M1 для прогнозування напрямку переходу використовує буфер цільових адрес переходу ємністю 256 елементів, але крім того підтримує спеціальний стек повернень, що відслідковує виклики процедур і наступні повернення.

Процесори К5 компанії AMD і Nx586 компанії NexGen використовують докорінно інший підхід. Основа їх процесорів - дуже швидке RISC-ядро, що виконує високорегулярние операції в суперскалярної режимі. Внутрішні формати команд (ROP у компанії AMD і RISC86 у компанії NexGen) відповідають традиційним системам команд RISC-процесорів. Всі команди мають однакову довжину і кодуються в регулярному форматі. Звернення до пам'яті виконуються спеціальними командами завантаження і запису. Як відомо, архітектура x86 має дуже складну для декодування систему команд. У процесорах K5 і Nx586 здійснюється апаратна трансляція команд x86 в команди внутрішнього формату, що дає кращі умови для розпаралелювання обчислень. У процесорі К5 є 40, а в процесорі Nx586 22 фізичних регістра, які реалізують методику перейменування. У процесорі К5 інформація, необхідна для прогнозування напрями переходу, записується прямо в кеш команд і зберігається разом з кожним рядком кеш-пам'яті. У процесорі Nx586 для цих цілей використовується кеш-пам'ять адрес переходів на 96 елементів.

Таким чином, компанія Intel більше не володіє монополією на методи конструювання високопродуктивних процесорів x86, і можна очікувати появи нових процесорів, не тільки не поступаються, але і можливо що перевершують по продуктивності процесори компанії, що стояла біля витоків цієї архітектури. Слід зазначити, що сама компанія Intel уклала стратегічну угоду з компанією Hewlett-Packard на розробку наступного поколеня мікропроцесорів, в яких архітектура x86 буде поєднуватися з архітектурою дуже довгого слова командного (VLIW-архітектурою). Поява цих мікропроцесорів НЕ очікується до кінця 1998 року. Особливості процесорів з архітектурою SPARC компанії Sun Microsystems

Масштабована процесорна архітектура SPARC (Scalable Processor Architecture) компанії Sun Microsystems є найбільш широко поширеною RISC-архітектурою, що відбиває домінуюче положення компанії на ринку UNIX робочих станцій і серверів. Процесори з архітектурою SPARC ліцензовані та виготовляються за специфікаціями Sun кількома виробниками, серед яких слід відзначити компанії Texas Instruments, Fujitsu, LSI Logic, Bipolar International Technology, Philips, Cypress Semiconductor і Ross Technologies. Ці компанії здійснюють поставки процесорів SPARC не тільки самої Sun Microsystems, але й іншим відомим виробникам обчислювальних систем, наприклад, Solbourne, Toshiba, Matsushita, Tatung і Cray Research.

Спочатку архітектура SPARC була розроблена з метою спрощення реалізації 32-бітового процесора. Надалі, у міру поліпшення технології виготовлення інтегральних схем, вона поступово розвивалося і в даний час є 64-бітова версія цієї архітектури (SPARC-V9), яка покладена в основу нових мікропроцесорів, що одержали назву UltraSPARC.

Перший процесор SPARC був виготовлений компанією Fujitsu на базі вентильний матриці, що працює на частоті 16.67 МГц. На основі цього процесора була розроблена перша робоча станція Sun-4 з продуктивністю 10 MIPS, оголошена восени 1987 року (до цього часу компанія Sun використовувала в своїх виробах мікропроцесори Motorola 680X0). У березні 1988 року Fujitsu збільшила тактову частоту до 25 МГц створивши процесор з продуктивністю 15 MIPS.

Пізніше компанія Sun вміло використовувала конкуренцію серед компаній-постачальників інтегральних схем, вибираючи найбільш вдалі розробки для реалізації своїх виробів SPARCstation 1, 1 +, IPC, ELC, IPX, 2 і серверів серій 4xx і 6xx. Тактова частота процесорів SPARC була підвищена до 40 МГц, а продуктивність - до 28 MIPS.

Подальше збільшення продуктивності процесорів з архітектурою SPARC було досягнуто за рахунок реалізації в кристалах принципів суперскалярної обробки компаніями Texas Instruments та Cypress. Процесор SuperSPARC компанії Texas Instruments став основою серії робочих станцій і серверів SPARCstation/SPARCserver 10 і 20. Залежно від суміші команд він забезпечує видачу до трьох команд за один машинний такт. Процесор SuperSPARC має збалансовану продуктивність на операціях з фіксованою та плаваючою точкою. Він має внутрішній кеш ємністю 36 Кб (20 Кб - кеш команд і 16 Кб -- кеш даних), роздільні конвеєри цільночисельні і речової арифметики і при тактовою частотою 75 МГц забезпечує продуктивність близько 205 MIPS.

Компанія Texas Instruments розробила також 50 МГц процесор MicroSPARC з вбудованим кешем ємністю 6 Кб, який раніше широко використовувався в дешевих моделях робочих станцій SPARCclassic і LX. Потім Sun спільно з Fujitsu створили нову версію кристала MicroSPARC II з вбудованим кешем ємністю 24 Кб. На його основі побудовані робочі станції та сервери SPARCstation/SPARCserver 4 і 5, що працюють на частоті 70, 85 і 110 МГц.

Хоча архітектура SPARC протягом тривалого часу залишалася домінуючою на ринку процесорів RISC, особливо в секторі робочих станцій, підвищення тактової частоти процесорів в 1992-1994 роках відбувалося більш повільними темпами в порівнянні з підвищенням тактової частоти конкуруючих архітектур процесорів. Щоб ліквідувати це відставання, а також у відповідь на появу на ринку 64-бітових процесорів компанія Sun розробила і проводить у життя п'ятирічну програму модернізації. Відповідно до цієї програми Sun планувала довести тактову частоту процесорів MicroSPARC до 100 МГц в 1994 році (процесор MicroSPARC II з тактовою частотою 110 МГц використовується в робочих станціях і серверах SPARCstation 4 і 5). У кінці 1994 та протягом 1995 року на ринку з'явилися мікропроцесори hyperSPARC і однопроцесорні і багатопроцесорні робочі станції SPARCstation 20 з тактовою частотою процесора 100, 125 і 150 МГц. До середини 1995 року тактова частота процесорів SuperSPARC була доведена до 85 МГц (60, 75 і 85 МГц версії цього процесора в даний час застосовуються в робочих станціях і серверах SPARCstation 20, SPARCserver 1000 і SPARCcenter 2000 компанії Sun і 64-процесорному сервер компанії Cray Research). Нарешті, у листопаді 1995 року, з'явилися 64-бітові процесори UltraSPARC-I з тактовою частотою 143, 167 і 200 МГц, і були оголошені процесори UltraSPARC-II з тактовою частотою від 250 до 300 МГц, серійне виробництво яких повинна початися в середині 1996 року. У Надалі планується випуск процесорів UltraSPARC-III з частотою до 500 МГц.

Таким чином, компанія Sun Microsystems в даний час володіє широким спектром процесорів, здатних задовольнити потреби практично будь-якого користувача, як з точки зору продуктивності випускаються нею робочих станцій і серверів, так і відносно їх вартості, і судячи з усього не збирається поступатися своїми позиціями на швидко мінливому комп'ютерному ринку.

Рис. 6.2. Блок-схема процесора Super SPARC SuperSPARC

Є декілька версій цього процесора, що дозволяє в залежності від суміші команд обробляти до трьох команд за один машинний такт, що відрізняються тактовою частотою (50, 60, 75 і 85 МГц). Процесор SuperSPARC (малюнок 6.2) має збалансовану продуктивність на операціях з фіксованою і плаваючою точкою. Він має внутрішній кеш ємністю 36 Кб (20 Кб - кеш команд і 16 Кб - кеш даних), роздільні конвеєри цільночисельні і речової арифметики і при тактовою частотою 75 МГц забезпечує продуктивність близько 205 MIPS. Процесор SuperSPARC застосовується також в серверах SPARCserver 1000 і SPARCcenter 2000 компанії Sun.

Конструктивно кристал монтується на взаємозамінних процесорних модулях трьох типів, що відрізняються наявністю і об'ємом кеш-пам'яті другого рівня і тактовою частотою. Модуль M-bus SuperSPARC, що використовується в моделі 50 містить 50-МГц SuperSPARC процесор з внутрішнім кешем ємністю 36 Кб (20 Кб кеш команд і 16 Кб кеш даних). Модулі M-bus SuperSPARC в моделях 51, 61 і 71 містять по одному SuperSPARC процесора, що працює на частоті 50, 60 і 75 МГц відповідно, одному кристалу кеш-контролера (так званому SuperCache), а також зовнішній кеш ємністю 1 Мб. Модулі M-bus в моделях 502, 612, 712 і 514 містять дві SuperSPARC процесора і два кеш-контролера кожен, а останні три моделі і по одному 1 Мб зовнішнього кешу на кожен процесор. Використання кеш-пам'яті дозволяє модулям CPU працювати з тактовою частотою, відмінною від тактової частоти материнської плати; користувачі всіх моделей тому можуть поліпшити продуктивність своїх систем заміною існуючих модулів CPU замість того, щоб виробляти upgrade всієї материнської плати. hyperSPARC

Однією з головних завдань, що стояли перед розробниками мікропроцесора hyperSPARC, було підвищення продуктивності, особливо при виконанні операцій з плаваючою точкою. Тому особливу увагу розробників було приділено створенню простих і збалансованих шестиступінчастих конвеєрів цілочисельний арифметики і плаваючою точки. Логічні схеми цих конвеєрів ретельно розроблялися, кількість логічних рівнів вентилів між ступенями вирівнювалися, щоб спростити питання подальшого підвищення тактової частоти.

Продуктивність процесорів hyperSPARC може змінюватися незалежно від швидкості роботи шини (MBus). Набір кристалів hyperSPARC забезпечує як синхронні, так і асинхронні операції за допомогою спеціальної логіки кристала RT625. Відділення внутрішньої шини процесора від зовнішньої шини дозволяє збільшувати тактову частоту процесора незалежно від частоти роботи підсистем пам'яті і введення/виводу. Це забезпечує більш тривалий життєвий цикл, оскільки перехід на більш продуктивні модулі hyperSPARC не вимагає переробки всієї системи.

Процесорний набір hyperSPARC з тактовою частотою 100 МГц побудований на основі технологічного процесу КМОП з трьома рівнями металізації і проектними нормами 0.5 мікрон. Внутрішня логіка працює з напругою живлення 3.3В.

Рис. 6.3. Набір кристалів процесора hyperSPARC

Процесор hyperSPARC реалізований у вигляді багатокристальні мікроскладені (малюнок 6.3), до складу якої входить суперскалярна конвеєрна частину і тісно пов'язана з нею кеш-пам'яті другого рівня. У набір кристалів входять RT620 (CPU) - центральний процесор, RT625 (CMTU) - контролер кеш-пам'яті, пристрій управління пам'яттю і пристрій тегів і чотири RT627 (CDU) кеш-пам'ять даних для реалізації кеш-пам'яті другого рівня місткістю 256 Кбайт. RT625 забезпечує також інтерфейс з MBus.

Центральний процесор RT620 (рисунок 6.4) складається з цілочисельного пристрої, пристрої з плаваючою точкою, пристрої завантаження/запису, пристрої переходів і двоканальної множественно-асоціативної пам'яті команд ємністю 8 Кбайт. Цілочисельне пристрій включає АЛУ і окремий тракт даних для операцій завантаження/запису, які являють собою дві з чотирьох виконавчих пристроїв процесора. Пристрій переходів обробляє команди передачі управління, а пристрій плаваючої крапки, реально складається з двох незалежних конвеєрів - додавання та множення чисел з плаваючою точкою. Для збільшення пропускної здатності процесора команди плаваючої крапки, проходячи через цілочисельний конвеєр, надходять в чергу, де вони очікують запуску в одному з конвеєрів плаваючою точки. У кожному такті вибираються дві команди. У загальному випадку, до тих пір, поки ці дві команди вимагають для свого виконання різних виконавчих пристроїв за відсутності залежностей за даними, вони можуть запускатися одночасно. RT620 містить два реєстрових файла: 136 цілочисельних регістрів, сконфігурованих у вигляді восьми реєстрових вікон, і 32 окремих регістра плаваючої крапки, розташованих у пристрої плаваючою точки.

Кеш-пам'ять другого рівня в процесорі hyperSPARC будується на базі RT625 CMTU, який є комбінованим кристал, що включає контролер кеш-пам'яті та пристрій для управління пам'яттю, яке підтримує поділювану зовнішню пам'ять і симетричну багатопроцесорну обробку. Контролер кеш-пам'яті підтримує кеш ємністю 256 Кбайт, що складається з чотирьох RT627 CDU. Кеш-пам'ять має пряме відображення і 4К тегів. Теги в кеш-пам'яті містять фізичні адреси, тому логічні схеми для дотримання когерентності кеш-пам'яті в багатопроцесорної системі, які є в RT625, можуть швидко визначити потрапляння або промахи при перегляді з боку зовнішньої шини без припинення звернень до кеш-пам'яті з боку центрального процесора. Підтримується як режим наскрізний запису, так і режим зворотного копіювання.

Пристрій керування пам'яттю містить у своєму складі повністю асоціативний кеш-пам'ять перетворення віртуальних адрес у фізичні (TLB), що складається з 64 рядків, що підтримує 4096 контекстів. RT625 містить буфер читання ємністю 32 байти, що використовується для завантаження, і буфер запису ємністю 64 байти, що використовується для розвантаження кеш-пам'яті другого рівня. Розмір рядка кеш-пам'яті становить 32 байти. Крім того, в RT625 є логічні схеми синхронізації, які забезпечують інтерфейс між внутрішньою шиною процесора і SPARC MBus при виконанні асинхронних операцій.

RT627 являє собою статичну пам'ять 16К (32, спеціально розроблену для задоволення вимог hyperSPARC. Вона організована як чотирьохканальна статична пам'ять у вигляді чотирьох масивів з логікою побайтно запису і вхідними і вихідними регістрами-засувками. RT627 для ЦП є кеш-пам'яті, з нульовим станом очікування без втрат (тобто пріостановок) на конвейеризації для всіх операцій завантаження і записи, які потрапляють в кеш-пам'ять. RT627 був розроблений спеціально для процесора hyperSPARC, таким чином для з'єднання з RT620 і RT625 не потрібні ніякі додаткові схеми.

Набір кристалів дозволяє використовувати переваги тісному зв'язку процесора з кеш-пам'яттю. Конструкція RT620 допускає втрату одного такту у випадку промаху в кеш-пам'яті першого рівня. Для доступу до кеш-пам'яті другого рівня в RT620 відведена спеціальна ступінь конвеєра. Якщо відбувається промах в кеш-пам'яті першого рівня, а в кеш-пам'яті другого рівня має місце попадання, то центральний процесор не зупиняється.

Команди завантаження і запису одночасно генерують два звернення: одне до кеш-пам'яті команд першого рівня ємністю 8 Кбайт і інше до кеш-пам'яті другого рівня. Якщо адресу команди знайдено в кеш-пам'яті першого рівня, то звернення до кеш-пам'яті другого рівня скасовується і команда стає доступною на стадії декодування конвеєра. Якщо ж у внутрішній кеш-пам'яті стався промах, а в кеш-пам'яті другого рівня виявлено попадання, то команда стане доступною з втратою одного такту, який вбудований в конвеєр. Така можливість дозволяє конвеєру продовжувати безперервну роботу до тих пір, поки що мають місце попадання в кеш-пам'ять або першого, або другого рівня, які складають 90% і 98% відповідно для типових прикладних завдань робочої станції. З метою досягнення архітектурного балансу і спрощення обробки виняткових ситуацій цілочисельний конвеєр і конвеєр плаваючою точки мають по п'ять стадій виконання операцій. Така конструкція дозволяє RT620 забезпечити максимальну пропускну здатність, не досяжну в іншому випадку.

Рис. 6.4. Процесор RТ 620 MicroSPARC-II

Ефективна з точки зору вартості конструкція не може покладатися тільки на збільшення тактової частоти. Економічні міркування змушують брати рішення, основою яких є масова технологія. Системи microSPARC забезпечують високу продуктивність при помірному тактовою частотою шляхом оптимізації середньої кількості команд, які виконуються за один такт. Це ставить питання ефективного управління конвеєром і ієрархією пам'яті. Середній час звернення до пам'яті має скорочуватися, або має зростати середня кількість команд, які видаються для виконання в кожному такті, збільшуючи продуктивність на основі компромісів в конструкції процесора.

MicroSPARC-II (малюнок 6.5) є одним з порівняно недавно з'явилися процесорів сімейства SPARC. Основне його призначення - однопроцесорні нізкостоімостние системи. Він являє собою високоінтегрірованную мікросхему, що містить цілочисельне пристрій, пристрій управління пам'яттю, пристрій плаваючої крапки, роздільну кеш-пам'ять команд та даних, контролер управління мікросхемами динамічної пам'яті і контролер шини SBus.

Основними властивостями цілочисельного пристрої microSPARC-II є:  п'ятиступінчастий конвеєр команд;  попередня обробка команд переходів;  підтримка потокового режиму роботи кеш-пам'яті команд і даних;  регістровий файл ємністю 136 регістрів (8 реєстрових вікон);  інтерфейс з пристроєм плаваючою точки;  попередня вибірка команд з чергою на чотири команди.

Цілочисельне пристрій використовує п'ятиступінчастий конвеєр команд з одночасним запуском до двох команд. Пристрій плаваючою точки забезпечує виконання операцій відповідно до стандарту IEEE 754.

Пристрій керування пам'яттю виконує чотири основні функції. По-перше, воно забезпечує формування і перетворення віртуального адреса в фізичний. Ця функція реалізується за допомогою асоціативного буфера TLB. Крім того, пристрій управління пам'яттю реалізує механізми захисту пам'яті. І, нарешті, він виконує арбітраж звернень до пам'яті з боку введення/виводу, кеша даних, кеша команд і TLB.

Процесор microSPARC II має 64-бітову шину даних для зв'язку з пам'яттю і підтримує оперативну пам'ять ємністю до 256 Мбайт. У процесорі інтегрований контролер шини SBus, що забезпечує ефективну з точки зору вартості реалізацію введення/виводу. UltraSPARC

Основні критерії розробки

Як відомо, продуктивність будь-якого процесора при виконанні заданої програми залежить від трьох параметрів: такту (чи частоти) синхронізації, середньої кількості команд, які виконуються за один такт, і загальної кількості виконуваних у програмі команд. Змінити жоден із зазначених параметрів незалежно від інших неможливо, оскільки відповідні базові технології взаємопов'язані: частота синхронізації визначається досягнутим рівнем технології інтегральних схем і функціональної організацією процесора,середня кількість тактів на команду залежить від функціональної організації та архітектури системи команд, а кількість виконуваних у програмі команд визначається архітектурою системи команд і технологією компіляторів.

Зі сказаного ясно, що створення нового високопродуктивного процесора вимагає вирішення складних питань у всіх трьох напрямках розробки. При цьому ефективна з точки зору вартості конструкція не може покладатися тільки на збільшення тактової частоти. Економічні міркування змушують розробників приймати рішення, основою яких є масова технологія. Системи UltraSPARC-1 забезпечують високу продуктивність при досить помірною тактовою частотою (до 200 МГц) шляхом оптимізації середньої кількості команд, які виконуються за один такт. Однак при такому підході природно постають питання ефективного управління конвеєром команд і ієрархією пам'яті системи. Для збільшення продуктивності необхідно по можливості зменшити середній час доступу до пам'яті і збільшити середню кількість команд, які видаються для виконання в кожному такті, не перевищуючи при цьому розумного рівня складності процесора.

При розробці суперскалярної процесора практично відразу необхідно "розшити" цілий ряд вузьких місць, що обмежують видачу для виконання кількох команд у кожному такті. Такими вузькими місцями є наявність в програмному коді залежностей з управління і даних, апаратні обмеження на кількість портів в реєстрових файлах процесора і пристроях, що реалізують ієрархію пам'яті, а також кількість цілочисельних конвеєрів і конвеєрів виконання операцій з плаваючою точкою.

При створенні свого нового процесора UltraSPARC-1 компанія Sun вирішила домогтися збільшення продуктивності процесора в тих напрямках, де це не суперечило економічних міркувань. Щоб скоротити число потенційних проблем, було прийнято кілька конструкторських рішень, які визначили основні характеристики UltraSPARC-1:  Реалізація на кристалі роздільної кеш-пам'яті команд і даних  Організація широкої вибірки команд (128 біт)  Створення ефективних засобів динамічного прогнозування      напрямки переходів  Реалізація дев'ятиступеневою конвеєра, що забезпечує видачу      для виконання до чотирьох команд у кожному такті  Оптимізація конвеєрних операцій звернення до пам'яті  Реалізація команд обміну даними між пам'яттю і регістрами      плаваючою точки, що дозволяє не припиняти диспетчеризацію команд      обробки  Реалізація на кристалі пристрої управління пам'яттю (MMU)  Розширення набору команд для підтримки графіки та обробки      зображень  Реалізація нової архітектури шини UPA

UltraSPARC-I

Процесор UltraSPARC-1 являє собою високопродуктивний, високоінтегрірованной суперскалярної процесор, що реалізовує 64-бітову архітектуру SPARC-V9. До його складу входять: пристрій попередньої вибірки і диспетчеризації команд, цілочисельне виконавчий пристрій, пристрій плаваючою точки з графічним пристроєм, пристрої