Політехнічний коледж.

Комп'ютери SPARC-архітектури.

Виконав, перевірив

Студент гр. 02033п Викладач інформатики
Холопов П. С.

Великий Новгород 2001

Содердержаніе.

1.Особенності процесорів з архітектурою SPARC компанії Sun Microsystems.

2.SuperSPARC.

3.HyperSPARC.

4.MicroSPARC-II < p> Особливості процесорів з архітектурою SPARC

компанії Sun Microsystems.

Масштабована процесорна архітектура компанії Sun Microsystems (SPARC
- Scalable Processor Architecture) є найбільш широкопоширеною RISC-архітектурою, що відбиває домінуюче становищекомпанії на ринку UNIX-робочих станцій і серверів. Процесори зархітектурою SPARC ліцензовані та виготовляються за специфікаціями Sunкількома виробниками, серед яких слід відзначити компанії Texas
Instruments, Fujitsu, LSI Logic, Bipolar International Technology, Philipsі Cypress Semiconductor. Ці компанії
Здійснюють поставки процесорів SPARC не тільки самої Sun Microsystems,але й іншим відомим виробникам обчислювальних систем, наприклад,
Solbourne, Toshiba, Matsushita, Tatting і Cray Research.В 1990 Sunпередала всі права на архітектуру SPARC організації SPARC International,яка в даний час включає більше 250 членів. Основними завданнямицієї організації є ліцензування технології SPARC для реалізації,керівництва та перевірки сумісності зі стандартами SPARC. Саме такастратегія ліцензування дозволила процесорів з архітектурою SPARC зайнятилідируючі позиції на ринку RISC-кристалів.
Спочатку архітектура SPARC була розроблена з метою спрощенняреалізації 32-бітового процесора. Надалі в міру поліпшеннятехнології виготовлення інтегральних схем вона поступово розвивалося і вданий час є 64-бітова версія цієї архітектури.
На відміну від більшості RISC архітектури SPARC використовує регістрові вікна,які забезпечують зручний механізм передачі параметрів між програмамиі повернення результатів. Архітектура SPARC була першою комерційноїрозробкою, що реалізує механізми відкладених переходів та анулюваннякоманд. Це давало компілятору більшу свободу заповнення часу,виконання команд переходу командою, яка виконується у разівиконання умов переходу і ігнорується у випадку, якщо умова переходуне виконується.
Перший процесор SPARC був виготовлений компанією Fujitsu на основівентильний матриці, що працює на частоті 16.67 МГц. На основі цьогопроцесора була розроблена перша робоча станція Sun-4 зпродуктивністю 10 MIPS, оголошена восени 1987 року. У березні 1988Fujitsu року збільшила, тактову частоту до 25 МГц створивши процесор зпродуктивністю 15 MIPS.
Пізніше компанія Sun вміло використовувала конкуренцію серед компаній -постачальників інтегральних схем, вибираючи найбільш вдалі розробки дляреалізації своїх виробів SPARCstation 1, SPARCstation 1 +, SPARCstation IPC,
SPARCstation ELC, SPARCstation IPX, SPARCstation 2 і серверів серій 4XX і
6XX. Така частота процесорів SPARC була підвищена до 40 МГц, апродуктивність - до 28 MIPS.

Super SPARC.
Подальше збільшення продуктивності процесорів з архітектурою
SPARC було досягнуто за рахунок реалізації в кристалах принципівсуперскалярної обробки компаніями Texas Instruments та Cypress. Процесор
Super SPARC компанії Texas Instruments став основою серії робочих станцій ісерверів SPARCstation/SPARC server 10 і SPARCstation/SPARC server 20.
Є декілька версій цього процесора, що дозволяє в залежності відсуміші команд обробляти до трьох команд за один машинний такт,відрізняються тактовою частотою.
Процесор SuperSPARC має збалансовану продуктивність на операціяхз фіксованою та плаваючою точкою. Він має внутрішній кеш ємністю 36 Кб
(20 Кб - кеш команд і 16 Кб кеш даних), роздільні конвеєри цілочисельнийі речової арифметики і при тактовою частотою 75 МГц забезпечуєпродуктивність біля 205 MIPS. Процесоор SuperSPARC застосовується також усерверах SPARCserver 1000 і SPARCcenter 2000 компанії Sun.
Конструктивно кристал монтується на взаємозамінних процесорних модуляхтрьох типів, що відрізняються наявністю і об'ємом кеш-пам'яті другого рівня ітактовою частотою. Модуль M-bus SuperSPARC, що використовується в моделі 50містить 50-МГц SuperSPARC процесор з внутрішнім кешем ємністю 36 Кб.
Модулі M-bus SuperSPARC в моделях 51, 61 і 71 містять по одному SuperSPARCпроцесора.
Працюючому на частоті 50, 60 і 75 МГц відповідно, одному кристалу кеш -контролера (так званому SuperCache), а також зовнішній кеш ємністю 1
Мб. Модулі M-bus в моделях 502, 612, 712 і 514 містять два SuperSPARCпроцесора і два кеш-контролера кожен, а останні три моделі і по одному
1 Мб зовнішнього кешу на кожен процесор. Використання кеш-пам'яті дозволяємодулям CPU працювати з тактовою частотою, відмінною від тактової частотиматеринської плати; користувачі всіх моделей, тому можуть поліпшитипродуктивність своїх систем заміною існуючих модулів CPU замістьтого, щоб виробник upgrade всієї материнської плати.
Компанія Texas Instruments розробила також 50 МГц процесор MicroSPARC звбудованим кешем ємністю 6 Кб, який раніше широко використовувався вдешевих моделях робочих станцій SPARCclassic і SPARCstation LX, а вданий час застосовується лише в X-терміналах. Sun спільно Fujitsuстворили також нову версію кристала MicroSPARC II з вбудованим кешемємністю 24 Кб. На його основі побудовані робочі станції та сервери
SPARCstation/SPARC server 4 і SPARCstation/SPARC server 5, що працюють начастоті 70, 85 і 110 МГц.
Хоча архітектура SPARC залишається домінуючою на ринку процесорів RISC,особливо в секторі робочих станцій, підвищення тактової частоти процесорівв 1992-1994 роках відбувалося більш повільними темпами в порівнянні зпідвищенням тактової частоти конкуруючих архітектур процесорів. Щобліквідувати це відставання, а також у відповідь на появу на ринку 64 --бітових процесорів компанія Sun розробила і проводить у життя п'ятирічнупрограму модернізації. У соответствііс цією програмою Sun плануваладовести тактову частоту процесорів MicroSPARC до 100 МГц в 1994 році
(процесор MicroSPARC II з тактовою частотою 70, 85 і 110 МГц вжевикористовується в робочих станціях і серверах SPARCstation 5) і до 125 МГц
(процесор MicroSPARC III) до кінця 1995 році. Наприкінці 1994 - початку 1995року на ринку з'явилися мікропроцесори hyperSPARC і однопроцесорні ідвопроцесорні робочі станції з тактовою частотою процесора 100 і 125
МГц. До середини 1995 року тактова частота процесорів SuperSPARC повиннабути доведена до 90 МГц (60 і 75 Мгц версії цього процесора в данийчас застосовуються в робочих станціях і серверах
SPARCstation 20, SPARCserver 1000 і SPARCcenter 2000 компанії Sun і 64 --процесорному сервері компанії Cray Research). У другій половині 1995повинні з'явиться 64-бітові процесори UltraSPARC I з тактовою частотою від
167 МГц, в кінці 1995 - на початку 1996года - процесори UltraSPARC II зтактовою частотою від 200 до 275 МГц, а в 1997/1998 роках - проссори
UltraSPARC III счастотой 500 МГц.

HyperSPARC.
HyperSPARC однією з головних завдань, що стояли перед розробникамимікропроцесора ARC, було підвищення продуктивності, особливо привиконання операцій з плаваючою точкою. Тому особливу увагурозробників було приділено створенню простих і збалансованихшестиступінчастих конвеєрів цілочисельний арифметики і плаваючою точки.
Логічні схеми цих конвеєрів ретельно розроблялися, кількістьлогічних рівнів вентилів між ступенями вирівнювалися, щоб спроститипитання подальшого підвищення тактової частоти. Продуктивністьпроцесорів hyperSPARC може змінюватися незалежно від швидкості роботи зовнішньоїшини (M-Bus). Набір кристалів hyperSPARC забезпечує як синхронні, такі асинхронні операції за допомогою спеціальної логіки кристала RT625.
Відділення внутрішньої шини процесора від зовнішньої шини дозволяє збільшуватитактову частоту процесора незалежно від частоти роботи підсистем пам'яті івведення/виводу. Це забезпечує більш тривалий життєвий цикл, оскількиперехід на більш продуктивні модулі hyperSPARC не вимагає переробкивсієї системи.
Процесорний набір hyperSPARC з тактовою частотою 100 МГц побудований наоснові технологічного процесу КМОП з трьома рівнями металізації іпроектними нормами 0.5 мікрон. Внутрішня логіка працює з напругоюживлення 3.3В.
Процесор hyperSPARC реалізований у вигляді багатокристальні мікроскладені, вскладу якої входить суперскалярна конвеєрна частина і тісно пов'язана зній кеш-пам'яті другого рівня. У набір кристалів входять RT620 (CPU) --центральний процесор, RT625 (CMTU) - контролер кеш-пам'яті, пристрійуправління пам'яттю і пристрій тегів і чотири RT627 (CDU) кеш-пам'ятьданих для реалізації кеш-пам'яті другого рівня місткістю 256 Кбайт. RT625забезпечує також інтерфейс з M-Bus.
Центральний процесор RT620 складається з цілочисельного пристрої,пристрої з плаваючою точкою, пристрої завантаження/запису, пристроїпереходів і двоканальної множественно-асоціативної пам'яті команд ємністю
8 Кбайт. Цілочисельне пристрій включає АЛУ і окремий тракт даних дляоперацій завантаження/запису, які являють собою дві з чотирьохвиконавчих пристроїв процесора. Пристрій переходів обробляєкоманди передачі управління, а пристрій плаваючої крапки, реально складаєтьсяз двох незалежних конвеєрів - додавання та множення чисел з плаваючоюточкою. Для збільшення пропускної спроможності процесора команди плаваючоюточки, проходячи через цілочисельний конвеєр, надходять в чергу, де вониочікують запуску в одному з конвеєрів плаваючою точки. У кожному тактівибираються дві команди. У загальному випадку, до тих пір, поки ці дві командивимагають для свого виконання різних виконавчих пристроїв привідсутності залежностей за даними, вони можуть запускатися одночасно.
RT620 містить два реєстрових файлу: 136 цілочисельних регістрів,сконфігурованих у вигляді восьми реєстрових вікон, і 32 окремих регістраплаваючої крапки, розташованих у пристрої плаваючою точки.
Кеш-пам'ять другого рівня в процесорі hyperSPARC будується на базі RT625
CMTU, який є комбінованим кристал, що включаєконтролер кеш-пам'яті та пристрій для управління пам'яттю, що підтримуєподілювану зовнішню пам'ять і симетричну багатопроцесорну обробку.
Контролер кеш-пам'яті підтримує кеш ємністю 256 Кбайт, що складається зчотирьох RT627 CDU. Кеш-пам'ять має пряме відображення і 4К тегів. Теги укеш-пам'яті містять фізичні адреси, тому логічні схеми длядотримання когерентності кеш-пам'яті в багатопроцесорної системі, наявнів RT625, можуть швидко визначити потрапляння або промахи при перегляді зсторони зовнішньої шини без припинення звернень до кеш-пам'яті з бокуцентрального процесора. Підтримується як режим наскрізний запису, так ірежим зворотного копіювання.
Пристрій керування пам'яттю містить у своєму складі повністюасоціативний кеш-пам'ять перетворення віртуальних адрес у фізичні
(TLB), що складається з 64 рядків, що підтримує 4096 контекстів. RT625містить буфер читання ємністю 32 байти, що використовується для завантаження, і буферзапису ємністю 64 байти, що використовується для розвантаження кеш-пам'яті другогорівня. Розмір рядка кеш-пам'яті становить 32 байти. Крім того, в RT625є логічні схеми синхронізації, які забезпечують інтерфейсміж внутрішньою шиною процесора і SPARC MBus при виконанні асинхроннихоперацій.
RT627 являє собою статичну пам'ять 16К, спеціально розробленудля задоволення вимог hyperSPARC. Вона організована якчотирьохканальна статична пам'ять у вигляді чотирьох масивів з логікоюпобайтно запису і вхідними і вихідними регістрами-засувками. RT627 для ЦПє кеш-пам'яті, з нульовим станом очікування без втрат (тобтопріостановок) на конвейеризації для всіх операцій завантаження і записи,які потрапляють в кеш-пам'ять. RT627 був розроблений спеціально дляпроцесора hyperSPARC, таким чином, для з'єднання з RT620 і RT625 НЕпотрібні ніякі додаткові схеми.
Набір кристалів дозволяє використовувати переваги тісному зв'язкупроцесора з кеш-пам'яттю. Конструкція RT620 допускає втрату одного такту ввипадку промаху в кеш-пам'яті першого рівня. Для доступу до кеш-пам'ятідругого рівня в RT620 відведена спеціальна ступінь конвеєра. Якщовідбувається промах в кеш-пам'яті першого рівня, а в кеш-пам'яті другогорівня має місце попадання, то центральний процесор не зупиняється.
Команди завантаження і запису одночасно генерують два звернення: одне до кеш -пам'яті команд першого рівня ємністю 8 Кбайт і інше до кеш-пам'яті другогорівня. Якщо адресу команди знайдено в кеш-пам'яті першого рівня, то зверненнядо кеш-пам'яті другого рівня скасовується і команда стає доступною настадії декодування конвеєра. Якщо ж у внутрішній кеш-пам'яті відбувсяпромах, а в кеш-пам'яті другого рівня виявлено попадання, то командастане доступною з втратою одного такту, який вбудований в конвеєр. Такаможливість дозволяє конвеєру продовжувати безперервну роботу до тих пір,поки що мають місце попадання в кеш-пам'ять або першого, або другого рівня,які становлять 90% і 98% відповідно для типових прикладних задачробочій станції. З метою досягнення архітектурного балансу і спрощенняобробки виняткових ситуацій цілочисельний конвеєр і конвеєрплаваючою точки мають по п'ять стадій виконання операцій. Така конструкціяRT620 дозволяє забезпечити максимальну пропускну здатність, недосяжну в іншому випадку.

MicroSPARC-II.
Ефективна з точки зору вартості конструкція не може покладатисятільки на збільшення тактової частоти. Економічні міркування змушуютьприймати рішення, основою яких є масова технологія. Системи
MicroSPARC забезпечують високу продуктивність при помірному тактовоючастоті шляхом оптимізації середньої кількості команд, які виконуються за одинтакт. Це ставить питання ефективного управління конвеєром і ієрархієюпам'яті. Середній час звернення до пам'яті має скорочуватися, або повиннезростати середня кількість команд, які видаються для виконання в кожномутакті, збільшуючи продуктивність на основі компромісів в конструкціїпроцесора.
MicroSPARC-II є одним з порівняно недавно з'явилисяпроцесорів сімейства SPARC. Основне його призначення - однопроцесорнінизько-вартісні системи. Він являє собою високоінтегрірованнуюмікросхему, що містить цілочисельне, пристрій управління пам'яттю,пристрій плаваючої крапки, роздільну кеш-пам'ять команд та даних,контролер управління мікросхемами динамічної пам'яті і контролер шини
SBus.
Основними властивостями цілочисельного пристрої microSPARC-II є:п'ятиступінчастий конвеєр команд;попередня обробка команд переходів;підтримка потокового режиму роботи кеш-пам'яті команд і даних;регістровий файл ємністю 136 регістрів (8 реєстрових вікон);інтерфейс з пристроєм плаваючою точки;попередня вибірка команд з чергою на чотири команди.
Цілочисельне пристрій використовує п'ятиступінчастий конвеєр команд зодночасним запуском до двох команд. Пристрій плаваючої крапкизабезпечує виконання операцій відповідно до стандарту IEEE 754.
Пристрій керування пам'яттю виконує чотири основні функції. По-перше,воно забезпечує формування і перетворення віртуального адреса вфізичний. Ця функція реалізується за допомогою асоціативного буфера TLB.
Крім того, пристрій управління пам'яттю реалізує механізми захиступам'яті. І, нарешті, він виконує арбітраж звернень до пам'яті з бокувведення/виводу, кеша даних, кеша команд і TLB.
Процесор microSPARC II має 64-бітову шину даних для зв'язку з пам'яттю іпідтримує оперативну пам'ять ємністю до 256 Мбайт. У процесоріінтегрований контролер шини SBus, що забезпечує ефективну з точкизору вартості реалізацію введення/виводу.