ПК на основі процесора INTEL 80286

Інформатика, програмування

Міністерство освіти Російської Федерації

Кафедра: «Електронні прилади та пристрої»

Курсова робота

«ПК на основі процесора INTEL 80286 »

Виконав: ст-т гр. ЕПП - 42

Козачук Віталій Михайлович

Перевірив: доц. Каф ЕПУ

Джумаліев Володимир Сергійович

Саратов 2001

ЗМІСТ
ВСТУП 2
КОРПУСУ ПРОЦЕСОР 3
ФУНКЦІОНУВАННЯ мікрокомп'ютер з шинної ОРГАНІЗАЦІЄЮ 3
ОРГАНІЗАЦІЯ СИСТЕМИ ШИН L, X, S і M В КОМП'ЮТЕРІ PC/AT 4
Регістр процесора 80286 4
Пам'ять 6

FPM 7

ЕDO 7

BEDO 7
Допоміжні мікросхеми для СМПУ 8

Тактовий генератор 8

Контролер переривань 8

Контролер прямого доступу до пам'яті 8

Інші допоміжні мікросхеми 9

Набір мікросхем або chipset 9
Системні локальні шини 9

Шина ISA 9

Шина EISA 10

Локальні шини (VLB і PCI) 10

Стандарт PC MCIA 11
Мікропроцесор 12
Режим реальної адресації 12
Режим захисту 12
Продуктивність системи 13
Системні переривання 13
Співпроцесор. 14

Опис 14

Умови програмування 14

Умови апаратного забезпечення 14
Базова система вводу-виводу (BIOS) 15

Використання BIOS 15

Передача параметрів 15
Список використаної літератури 16

ВСТУП

Успіхи нової технології призвели до широкого поширенняперсональних комп'ютерів, що дозволяють вирішувати завдання, що потребують дужевеликих обчислень. Типовим і найбільш поширеним представникомтаких потужних "персоналок" є комп'ютер PC/AT виробництва фірми IBM.
Цей комп'ютер розроблений на основі процесора 80286 фірми INTEL,що представляє зараз один з найбільш потужних шестнадцатіразряднихмікропроцесорів, хоча за останній час з'явилися більш продуктивніпроцесори, і 80286 було знято з виробництва в провідних країнах. Але вартозупинитися на розгляді цього процесора і побудованих на його основісистемах, тому що на їх прикладі наочно отримати уявлення про новийкласі машин - серії AT.

У даній роботі розглянуті основні дані і порівняльніхарактеристики на прикладі самої ранньої моделі комп'ютера-на окремихлогічних ІМС і деяких БІС, без застосування мікросхем надвисокоїступеня інтеграції і спеціальних ПЛІС і ПЛМ, на основі яких створюютьсякомп'ютери сьогодні. Розглядається центральний процесор з найнижчоютактовою частотою для 80286 чіпів-6 Мгц.

КОРПУСУ ПРОЦЕСОР

DIP-Dual in line Package корпус з дворядним розташуванням штирьковийвисновків (крок 2.5 мм);
PGA - pin Grid Array, керамічний корпус із матрицею штирьковий висновків;
PQFP - Plastic Quad Flat Pack, пластиковий корпус з висновками по сторонамквадрата;
SQFP - Small Quad Flat Pack, мініатюрний корпус з висновками по сторонамквадрата;
PPGA - Plastic Pin Grid Array, термостійке пластмасовий корпус SPGA;
Tape Garier - мініатюрний корпус з стрічковим носієм

PGA, PPGA, SPGA звичайно встановлюються в ZIF-Socket (Zero ilnsestion Force)
- Колодка

(сокет) з нульовим посиленням установки.

ФУНКЦІОНУВАННЯ Мікрокомп'ютер

З шинної ОРГАНІЗАЦІЄЮ

Шини мікрокомп'ютера утворює група ліній передачі сигналів задресною інформацією, даних, а також керуючих сигналів. Фактично їїможна розділити на три частини: адресну шину, шину даних і шину керуючихсигналів.

Рівні цих сигналів у даний момент часу визначаютьстан системи в цей момент.

На рис. 1 зображені сінхрогенератор 82284, мікропроцесор 80286 ішинний контролер 82288. Крім того, показані три шини: адреси, даних ікеруючих сигналів.

Сінхрогенератор генерує тактовий сигнал CLK для синхронізаціївнутрішнього функціонування процесора і інших мікросхем. Сигнал RESETвиробляє скидання процесора в початковий стан. Цей стан показанона малюнку спрощено. Сигнал-READY також формується за допомогоюсінхрогенератора. Він призначений для подовження циклів при роботі зповільними периферійними пристроями.

На адресну шину, що складається з 24 ліній, мікропроцесор виставляєадреса байта або слова, який буде пересилатися по шині даних упроцесор або з нього. Крім того, шина адреси використовуєтьсямікропроцесором для вказівки адрес периферійних портів, з якимипроводиться обмін даними.

Шина даних складається з 16 ліній. по яких можлива передача якокремих байтів. так і багатобайтових слів. При пересиланні байтів можливапередача і по старших 8 лініях, і з молодшим. Шина даних двунаправлена,так як передача байтів і слів може здійснюватися як в мікропроцесор, такі з нього.

Шина управління формується сигналами, які надходять безпосередньо відмікропроцесора, сигналами від шинного контролера, а також сигналами,що йдуть до мікропроцесора від інших мікросхем і периферійних адаптерів.

Мікропроцесор використовує шинний контролер для формуваннякеруючих сигналів, які визначають перенесення даних по шині. Він виставляєтри сигнали-SO,-SI, M /-IO, які визначають тип циклу шини
(підтвердження переривання, читання порту введення/виводу, зупинка, читанняпам'яті, запис в пам'ять). На підставі значень цих сигналів шиннийконтролер формує керуючі сигнали, які контролюють динаміку даноготипу шини.

Для того, щоб зрозуміти динаміку роботи, розберемо, яким чиномздійснюється процесором читання слів з оперативної пам'яті. Цевідбувається протягом 4 тактів CLK, або 2 станів процесора (тобто кожнестан процесора триває 2 такту синхросигналу CLK). Під час першогостану, що позначається, як Т 4s 0, процесор виставляє на адресну шинузначення адреси, за якою буде читатися слово. Крім того, він формуєна шині спільно з шинним контролером відповідні значеннякеруючих сигналів. Ці сигнали і адреса обробляються схемою управлінняпам'яттю, в результаті чого, починаючи з середини другого стану процесора
Т 4c 0 (тобто на початку четвертого такту CLK), на шині даних з'являєтьсязначення вмісту відповідного слова з оперативної пам'яті. Інарешті, процесор зчитує значення цього слова з шини даних. На цьомуперенос (копіювання) значення слова з пам'яті у процесор закінчується.

Таким чином, якщо частота кварцового генератора, що визначаєчастоту CLK, дорівнює 20 МГц, то максимальна пропускна спроможність шиниданих дорівнює (20/4) мільйонів слів в секунду, або 10 В/сек. Реальнапропускна здатність істотно нижче.

ОРГАНІЗАЦІЯ СИСТЕМИ ШИН L, X, S і M

У КОМП'ЮТЕРІ PC/AT

Насправді, в реальному комп'ютері є не один, а кілька шин
(рис. 2). Основних шин всього три, а вони позначаються як L-шина, S-шина,
X-шина. Нами рані розглядалася L-шина. Можна ввести поняття віддаленостішини від процесора, вважаючи, що чим більше буферів відокремлюють шину, тим вонабільш віддалена від процесора.

Основний шиною, що зв'язує комп'ютер в єдине ціле, є S -шина. Саме вона виведена на 8 спеціальних роз'ємів слотів. Ці слотидобре видно на системній платі комп'ютера. У них стоять плати периферійнихадаптерів.

Лінії адреси, що йдуть від мікропроцесора, утворюють так звану L -шину. Для передачі цієї адреси на S-шину є спеціальні буфернірегістри-засувки. Ці регістри-засувки не тільки передають адресу з L-шинина S-шину, але так само роз'єднують їх у разі потреби. Таканеобхідність виникає, наприклад, коли здійснюється прямий доступ допам'яті. У цьому випадку на S-шину виставляють контролер прямого доступу
8237А і так звані сторінкові регістри. Вони підключені до X-шині,яка так само через буферні регістри сполучена з системної S (шіной. Такимчином, наявність трьох шин дозволяє виставляти адреси на системну шинурізних мікросхем.

Всі мікросхеми на системній платі, крім процесора і співпроцесора,підключені до X-шині, в якій є адресна частина (xа-шина), лініяданих (XD-шина) та керуючі сигнали (XCTRL-шина). Тому вони відокремленівід процесора двома буферами: між L-і S-шинами і між S-і X-шинами.

Крім цих трьох шин в комп'ютері є M-шина, призначена длявідділення системної S-шини від оперативної пам'яті.

Регістр процесора 80286

Набір регістрів процесора 80286 являє собою суворе розширеннянабору регістрів 8086, який мав 14 регістрів. У процесорі 80286з'явилися додатково ще 5 нових регістрів, в результаті чого їх загальначисло збільшилося до 19.

Далі розглядаються так звані "видимі" регістри, вмістяких можна або прочитати, або змінити програмним способом. Відзначимо,що в процесорі є "невидимі регістри", що зберігають різнуінформацію для роботи процесора і прискорюють його роботу. Регістрипредставлені на малюнку ( "невидимі" зображені одинарною лінією).
| AX | AH | AL |
| BX | BH | BL |
| CX | CH | CL |
| DX | DH | DL |

| SP |
| BP |
| SI |
| DI |

| IP |

| F |

| MSW |

| Базовий адреса таблиці | GDTR |

| Базовий адреса таблиці | IDTR |

Регістри можна об'єднати в групи за схожістю виконуваних нимифункцій. У першу групу, яка називається групою регістрів загального призначення,входять регістри AX, BX, CX, DX. Вони призначені в основному для зберіганняданих-шістнадцяти бітових слів. Тільки регістри BX і DX можутьдодатково використовуватися як адресні: регістр BX-як адресу зміщеннябайта або слова в оперативній пам'яті, регістр DX-як адреса портувведення/виводу. При обробці даних кожен з цих регістрів має своїособливості. Наприклад, регістр AX завжди використовується як один з операндівв команді множення, регістр CX використовується як лічильник командою LOOPорганізації циклу, DX як розширення регістру AX в командах множення іподілу. Ці регістри можна розглядати як складаються з двоходнобайтових регістрів кожен: AX складається з AH і
AL, BX-з BH і BL і т.д.

Наступну групу утворюють регістри SP, BP, SI, DI. Ця групаназивається групою адресних та індексних регістрів. З назви видно, щоці регістри можуть використовуватися як адресних. Крім того, їх можнавикористовувати в якості операндів в інструкціях обробки даних.

Третя група регістрів CS, DS, SS, ES утворює групу сегментнихрегістрів. У процесорі 80286 доступ до даних і коду програмиздійснюється через "вікна" розміром максимум 64К кожне. Є вікно зпрограмою, його початок визначається регістром CS; є вікно з даними,початок якого визначається регістром DS. Початок вікна зі стекомвизначається регістром SS, а додаткового вікна з даними-регістром ES.

У процесорі 80286 з'явилася можливість розміщувати таблицю векторівпереривань в довільному місці оперативної пам'яті, а не обов'язково всамому початку, як у процесорі 8086. Для цього є спеціальний регістр
IDTR, за структурою аналогічний спеціальне сорока бітному регістру GDTR
(що визначає положення і розмір глобальної дескріпторной таблиці, длявизначення ж локальної дескріпторной таблиці є шістнадцяти бітнийрегістр LDTR). Він визначає початок і розмір таблиці векторів переривань.
Є також спеціальні команди його читання і запису.

Регістр IP служить для зберігання адреси зміщення наступної виконуваноїкоманди, а регістр F-для зберігання прапорів.

У процесорі 80286 з'явився новий регістр MSW, що називається словомстану, або регістром стану. Його значення насамперед у тому, що,завантажуючи цей регістр стану спеціальним значенням (з бітом PE = 1), митим самим перемикаємо режим роботи зі звичайного на захищений.

І нарешті, останній дев'ятнадцятого регістр TR служить для організаціїбагатозадачного роботи процесора в захищеному режимі. У звичайному режимі онпросто недоступний. Цей регістр служить селектором сегменту станузавдання. Існують виконуються тільки в захищеному режимі команди читанняцього регістра TR і запису в нього.

Таким чином, а процесорі 80286 при порівнянні його з 8086 з'явилосяп'ять нових "видимих" регістрів і шість "невидимих", чотири з якихпов'язані з регістрами CS, DS, SS, ES. Всі нові регістри служать дляуправління доступом до пам'яті і організації багатозадачного роботи процесора.

Пам'ять

На відміну від недавно з'явилися типів пам'яті, робота ІС асинхронноїпам'яті не прив'язана жорстко до тактовим імпульсам системної шини. Томудані на цій шині з'являються в довільні моменти часу (асинхронно).
Але оскільки контролер пам'яті (і системної шини) - пристрій синхронне,то відлік часу ведеться в тактах. І якщо дані з'являться на виходах ІСнавіть одразу після тактового імпульсу, вони будуть оброблені тільки з приходомнаступного імпульсу. Це обмежує можливості асинхронних ІВ. Самимпершим способом обміну даними з ОЗУ був так званий Conventional зробочою частотою від 4,77 до 40 МГц. Він дозволяв зчитувати і записуватиінформацію в рядок тільки на кожен п'ятий такт (по механізму, описаномураніше). Тому через свою повільність він незабаром був заміненийпрогресивними типами. Для Conventional загальна кількість тактів, що витрачаютьсяна пересилання 4 рядків даних, так само 20 (5 тактів для доступу по першеадресою - 5 по другій - 5 по третьому - 5 по четвертому).

FPM

Це найбільш ранній тип пам'яті, що застосовувався у всіх 286-386комп'ютерах. У ньому реалізований режим посторінкового адресації (fast pagemode). Цей режим заснований на тому, що після вибору рядка в ядрі передачаданих на вихід і з виходу виконується просто підключенням довхідних/вихідних формувача даних потрібного "стовпця" (стовпчики, якщорозуміти під стовпчиком один розряд в матриці ядра). Отже, приповторних зверненнях до однієї і тієї ж рядку ядра не потрібно подавати адресарядки, дешіфріровать його, прочитувати рядок. У FPM підвищення швидкостіобміну даними досягається завдяки передачі повної адреси (рядки істовпця) тільки при першому зверненні до пам'яті. При інших зверненнях домежах тієї ж рядка вказується лише скорочений адреса (тільки стовпці).
У результаті втрати часу скорочуються на два такти, раніше потрібні дляпередачі адреси кожного рядка (немає тактів для передачі власне адресирядки і активізації сигналу RAS). Схема читання FPM тепер інша -
5-3-3-3, навіть на частоті 66 МГц. У порівнянні з Conventional (20 тактів)це дає збільшення продуктивності на цілих 70%. Однак якщо програмачасто звертається до різних областей пам'яті, переходячи на інший рядок ядра,то формується повну адресу, що зводить переваги методу нанівець. Дощастя, на практиці часто відбувається обмін досить великими суцільнимимасивами даних (наприклад, багато команд процесора кодуютьсядекількома байтами). Можливо, саме тому метод був покладений в основувсіх наступних технологій, однак потрібно все ж таки не забувати, що всі їхпереваги також виявляються тільки в межах однієї сторінки (рядкиядра).

EDO
Архітектура EDO (extended data output) характеризується збільшеним попорівняно з FPM часом зберігання даних на виході мікросхеми. Справа в тому,що в звичайних ІС FPM вихідні дані залишаються дійсними лише приактивному сигналі CAS (рис. 2б). Через це при других і наступнихдоступи до сторінки потрібно три такти: такт перемикання CAS в активнустан, такт зчитування даних і такт перемикання CAS в неактивнийстан. У ІС EDO дані запам'ятовуються у внутрішньому регістрі з активного
(спадаючого) фронту сигналу CAS і зберігаються ще деякий час післяпояви наступного активного фронту. Це дозволяє нормально використовуватидані, коли CAS переведений в неактивний стан. При цьому схема читання у
EDO вже 5-2-2-2 (11), що на 20% швидше FPM (14), і нормальна роботаможлива навіть при тактовій частоті контролера пам'яті (і системної шини) 75
МГц. Пам'ять EDO досі вірою і правдою служить на всіх комп'ютерах зчастотою процесора до 166 МГц (і з системними платами на чіпсетах до Intel
430 FX), а також у багатьох відеоприскорювача тривимірної графіки. EDO такожвикористовується в тих випадках, коли потужний контролер пам'яті сам оптимізуєорганізацію банків пам'яті та їх чергування при многобанковой структурі ОЗУ,характерної для деяких серверів. Незважаючи на появу інших типів,цей тип ІС ще довго не піде зі сцени - це підтверджується і тим, щопровідні виробники чіпів оперативної пам'яті почали випуск модулів з 128 Мб.

BEDO (burst EDO - EDO з пакетною пересиланням даних)
Архітектура BEDO була?? азработана в компанії VIA Technologies - відомомувиробника чіпсетів для материнських плат. У ній поряд з технологіями
FPM і EDO використовується пересилання даних пакетами (burst). Новизна такогометоду в тому, що при першому зверненні дані автоматично зчитуютьсявідразу ж для декількох послідовних слів (адже ядро влаштовано так, щозавжди прочитується цілий рядок, тобто всі стовпці стають відомі).
При цьому для пересилання burst-пакету задаються адреса рядки і адреса тількисамого першого "колонки", а внутрішній лічильник автоматично слідкує за тим,щоб був переданий весь пакет. Це виключає необхідність пересилати адресидля наступних осередків. Таким чином, завдяки burst-технологіїзбільшується ефективність послідовного читання великих масивівданих. Новий спосіб пересилання скорочує час зчитування кожного слова щена такт, що дозволяє BEDO працювати за схемою 5-1-1-1 (всього 8 тактів).
Однак для цього необхідна підтримка з боку набору системної логіки. Учисло таких наборів входять Intel 430 HX, VIA 580VP, 590VP. Максимальнапаспортна робоча частота BEDO - 66 МГц, хоча ІС добре функціонують начастоті аж до 83 МГц. BEDO ще не встигла широко поширитися, якбула витіснена SDRAM, розробленої приблизно в той же час Intel.
Завершуючи розгляд асинхронних типів ІС, відзначимо, що їх швидкодіюприйнято характеризувати часом циклу обігу, тобто мінімальнимперіодом, з яким можна виконати циклічний звернення з довільнимадресами (всі п'ять операцій). Саме це мається на увазі, коли говорять про "60 --наносекундном модулі ". При переході до синхронної пам'яті (що використовує дляроботи зовнішню тактову частоту) замість тривалості циклу доступустали застосовувати мінімально допустимий період тактової частоти. Такз'явилися "10-нс модулі пам'яті", "8-нс" і навіть "7-нс". На жаль, за один тактдістатися до довільним даними не можуть і вони.

Допоміжні мікросхеми для СМПУ.

Тактовий генератор

Для отримання стабільної певної частоти на системній платі можутьзнаходитися 1 або 2 кварцових асоцілятора. Підвищувати частоту тактовихімпульсів можна лише до певної межі, фіксованого для кожноїмоделі мікропроцесора. Для багатьох мікропроцесорів існує і нижнійрівень обмеження на тактову частоту.

Справа в тому, що окремі вузли мікропроцесора можуть бути побудовані запринципу динамічної пам'яті, і вимагати постійної регенерації. Вихіднийсигнал основного кварцового генератора заздалегідь ділиться на 2 іпозначається як CLK2IN. Тактовий сигнал для шини ISA звичайно дорівнює 8 МГц.
Він звичайно позначається як ATCLK або BBVSCLK. При перемиканні кнопки Turboтой чи інший тактовий сигнал підключається до відповідного входумікропроцесора. Системна шина може тактіроваться або сигналом CLK2IN,або CLK2IN/2, або ATCLK. Для каналів DMA на системній платі використовуєтьсяще один сигнал SCLK залежний від CLK2IN і від ATCLK. Для годин реальногочасу на системній платі використовується окремий кварц 32768 Кбіт.

Контролер переривань

У перших IBM PC використовувалася мікросхема Intel 8259 (I8259) має 8входів для сигналів переривань. Контролер програмується на встановленняпріоритетів переривань, найвищим пріоритетом має лінії IRQ0,найменшим IRQ7. Значить в IBM PC/AT кількість ліній переривань збільшенодо 15 шляхом каскадного включення двох мікросхем I8259 при якому вихіддругого контролера підключався до входу IRQ2 першим. Таким чином, лінії
IRQ8-IRQ15 мають пріоритет нижче, ніж IRQ1, але вище ніж IRQ3.

Контролер прямого доступу до пам'яті

У IBM PC/XT для організації прямого доступу до пам'яті використовуваласяодин 4 контактна мікросхема I8237. Канал 0 якій призначений длярегенерації динамічної пам'яті. Канали 2 і 3 призначені для управліннявисокошвидкісної передачі даних між дисководів системних дисківвінчестерів і операційної пам'яттю. Тільки канал 1 DMA був доступний длядодаткового обладнання. IBM PC/AT має вже 7 каналів прямого доступудо пам'яті. У перших комп'ютерах це досягалося каскадним включенням двохмікросхем I8237. Так як прямий обмін даними між операційною пам'яттю іпериферійними пристроями має істотне обмеження, в тому числі і пошвидкості то PC/AT задіяний тільки канал 2 для обміну з приводом гнучкогодиска. Для перших 4 каналів з 0 по 3 передача даних здійснюєтьсяпобайтно. Для каналів 5-7 16 розрядними словами.

Інші допоміжні мікросхеми

Таймери, реалізовані раніше на мікросхемі I8254 і годинник реальногочасу MC146818A. Залежно від типу процесора на системній платіможуть розташовуватися контролери шини і пам'яті, системний і периферійнийконтролери, кеш контролер, а також буфера для даних і адрес.

Набір мікросхем або chipset

Сучасний PC вже не використовує окремі чіпи контролерів 8259 і
8237. Їх функції реалізовані в НВІС системних і периферійних контролерів.
На системних платах замість великої кількості мікросхем середнього ступеняінтеграції MSI замінено на декілька від 1 до 4 НВІС (VLSI). Такі VLSIназивають набором мікросхем або chipset. Вони займають менше місця,споживають менший струм, мають більш високу надійність. Наприклад, набір
Triton (8243 0FX) фірми Intel підтримує спеціалізацію локальної шини
PCI, синхронну (конвеєрну) і асинхронну кеш пам'ять, а також EDO і
FPMDRAM. Він має також вбудований контролер Enhanced IDE пристроїв. Убільшість наборів різних фірм тим або іншим чином входить периферійнийконтролер, наприклад мікросхема 82С206 або їй подібна, функціональномістить 2 контролера переривань типу 8259, 2 контролера прямогодоступу до пам'яті типу 8237, таймер типу 8254, годинник реального часу ібільше 100 байт CMOS RAM для зберігання системної конфігурації.

Системні локальні шини

Передачею інформації по шині керує одне з підключених до неїпристроїв або спеціально виділений для цього вузол званий арбітромшини. Системна шина IBM PC і PC/XT була призначена для одночасноїпередачі тільки 8 біт інформації, вона мала 20 адресних ліній (адреснепростір 1Мбайт), для роботи із зовнішніми пристроями в цій шинімалися 4 лінії адресних переривань і 4 лінії запитів прямого доступу допам'яті. Для підключень плат розширення використовувалися 62 контактніроз'єми. Системною шиною мікропроцесор синхронізуватися від одноготактового генератора з частотою 4,77 МГц. Теоретична швидкість передачімогла досягати 4,5 Мбайт за секунду.

Шина ISA

Шина ISA розроблялася для можливостей мікропроцесора Intel 286.
Вона мала 36 контактний роз'єм для плати розширення, 16 ліній даних і 24адресних лінії. Тому існувала можливість звертатися на пряму до 16
Мбайт пам'яті. Ліній апаратних переривань 15, каналів DMA 7. Вонаповністю включала в себе можливості 8 розрядної шини. Системні плати зшиною ISA допускали можливість синхронізації роботи самої шини тамікропроцесора різними тактовими частотами, що дозволяло пристроїв наплатах розширення працювати повільніше, ніж мікропроцесор. Це сталоактуальним, коли тактова частота мікропроцесора перевищила 10-12 МГц.
Шина стала працювати асинхронно з процесором на частоті 8 Мгц.
Теоретична максимальна швидкість передачі 16 Мбайт за секунду.

Шина ESA

Ця шина розроблена для мікропроцесора 386 і повинна булазабезпечити 32 розрядну передачу даних у тому числі і в режимі прямогодоступу до пам'яті, найбільший можливий обсяг адресується пам'яті, поліпшеннясистеми переривань і арбітраж прямого доступу до пам'яті, автоматичнуконфігурацію системи і плат розширення. У ESA роз'єм на системній платіможе вставлятися крім спеціальних ESA плат 8 або 16 розрядні платирозширення. Це забезпечується, що ESA роз'єми мають 2 ряди контактів,один з яких верхній виконує сигнали шини ISA, нижній ESA. Контакти вз'єднувачах ESA розташовані, так що поряд з кожним сигнальним знаходитьсяКонтакт земля. Завдяки цьому до мінімального зведені ймовірності створенняперешкод і сприйнятливість до перешкод. Шина ESA дозволяє адресувати 4Гбайтноеадресний простір. Доступ, до якого може мати не тільки центральнийпроцесор, але і плати керуючих пристроїв типу Bus master, тобтопристрої здатні керувати передачею даних по шині, а також пристроїмають можливість організувати режим прямого доступу до пам'яті.

Стандарт ESA підтримує багатопроцесорну архітектуру дляінтелектуальних плат з власними мікропроцесорами. Тому дані,наприклад, від контролера жорстких дисків, графічних контролерів,контролерів мережі можуть оброблятися незалежно без завантаження головногопроцесора. Теоретична максимальна швидкість передачі в пакетному режиміможе досягти 33 Мбайт за секунду, в стандартному не перевершує значенняшини ESA. На ESA передбачається централізований метод управління черезсистемний арбітр. Таким чином, підтримується використання провіднихпристроїв на шині. Однак можливо також представлення шини запитуютьпристроїв за циклічним принципом. У ESA є 7 каналів прямогодоступу до пам'яті. Контролер прямого доступу до пам'яті має можливістьпідтримувати 8, 16 і 32 розрядні режими передачі даних. У загальному випадкуможливе виконання 1 з 4 циклів обміну між пристроєм прямого доступудо пам'яті і пам'яттю системи. Це ISA сумісні цикли, що використовують дляпередачі даних 8 контактів шини, цикли типу A виконувані за 6 тактівшини, цикли типу B виконуються за 4 такту шини та цикли типу C виконуваніза 1 такт шини. Типи A, B і C підтримуються 8, 16 і 32 розряднимипристроями, причому можливо автоматичне зміна ширини даних припередачі в невідповідні розміри пам'яті. Пріоритет прямого доступу допам'яті може бути або змінним, або фіксованим. Лінії перериванняшини ISA, за якими запити передаються у вигляді фронтів сигналів, сильносхильні до імпульсних перешкод. Тому в системі ESA крім таких,передбачається також сигнал переривань активний за рівнем. Длякомп'ютерів з шиною ESA передбачена автоматично конфігуруватисясистема, тому зазвичай з платами розширення виробники постачаютьспеціальні файли конфігурації. Інформація, з яких виконується на етапіпідготовки системи до роботи. В архітектурі ESA передбачається виділенняпевних груп адрес вводу виводу для конкретних слотів шини, кожномуроз'єму відводять 4 Кбайта адресного діапазону.

Локальні шини

Розробники комп'ютерів на мікросхемах 386, 486 почали використовуватироздільні шини для пам'яті і пристроїв введення виведення, що дозволило працюватиз пам'яттю з найвищою для неї швидкістю, тим не менше, при такому підходівся система не забезпечує достатньої продуктивності, тому що пристроїпідключені через роз'єми розширення не можуть досягти швидкості обмінупорівнянної з частотою мікропроцесора. В основному це стосується роботи зконтролерами накопичувачів і аідеоодаптеров. Для вирішення даної проблемистали використовуватися локальні шини, що зв'язують процесор з контролерамипериферії. В даний час використовуються локальні шини VLB і PCI, обидвішини дозволяють периферійних пристроїв працювати з тактовою частотою до 32
МГц. Шини PCI відносяться до класу прибудов тому між локальною шиноюпроцесора і самої PCI знаходитися спеціальна мікросхема узгоджуючихмосту. Специфікація шин PCI дозволяє використовувати її незалежно відтипу процесора. Спеціальний контролер забезпечує поділ керуючихсигналів локальної шиною мікропроцесора і PCI шиною і, крім того,здійснює арбітраж на PCI. До шині можуть підключатися до 10 пристроїв.

Оскільки кожна плата розширення PCI працює з роздільником міждвома периферійними пристроями, то загальне число роз'ємів зменшиться.

Шина працює на фіксованому частоті 33 МГц, передбачає напругаживлення для контролерів 5 і 3,3 V. А також забезпечує режим їхавтоматичної конфігурації. PCI карти на напрузі 5V можуть завантажувати тільки ввідповідні слоти конструктивно відрізняються від слотів для карт знапругою 3,3 V. Є й універсальні PCI адаптери, що працюють у будь-якомуїх слотів. Шина PCI може використовувати 124 контактний (32 розряднапередача даних) або контактний роз'єм 188 (64 розрядна передача даних).
При цьому теоретично можлива швидкість обміну складає 132 і 264 Мбайтаза секунду. На системній платі встановлюється не більше 3-4 слотів PCI.
На комп'ютерах I286 взагалі не встановлювалися.

Стандарт PCMCIA

Пристрої відповідні перші версії даного стандартурозроблялися як альтернативи приводів гнучких дисків впортативних комп'ютерах.

PCMCIA пристрої використовуються як плати розширення для модулів пам'ятімодемів, SCSI адаптерів, мережевих карт, звукових карт, вінчестерів, флешпам'яті. Роз'єм PCMCIA розміщується в стандартному відсіку з форм фактором 3,5або 5,25 дюйма. Перша версія стандарту підтримувала всі шини пам'яті,включаючи: DRAM (SRAM, PSRAM, ROM, PROM, UVEPROM, EEPROM, FLASH).

У другій версії специфікації стандарту з'явилися: підтримка пристроїввведення виводу, додатковий сервіс для модулів флеш пам'яті, підтримкамодулів з подвійною напругою живлення і XIP механізм.

XIP механізм забезпечує виконання програм безпосередньо впросторі PCMCIA модуля пам'яті, економлячи тим самим системну пам'ятькомп'ютера. Разом з другою версією асоціація PCMCIA розробила новуспецифікацію SSIS, яка встановлює стандартний набір системнихприводів для роботи з PCMCIA модулів. SSIS виконана у вигляді BIOS, щодозволяє зберегти незалежність апаратних засобів, гарантуючи при цьомупрограмну сумісність. Пізніше був запропонований більш високий рівеньпрограмних операцій в PCMCIA модулях Card Services. Нова версіяспецифікації дозволяє називати PCMCIA модулі просто PC Cards.

Стандарт PCMCIA для зв'язку між PC Card і відповідним пристроємадаптера або портом комп'ютера визначає 68 контактний механічнийз'єднувач. 16 розрядів на ньому виділені під дані, 26 розрядів під адреса,що дозволяє безпосередньо адресувати 64 Мбайт пам'яті. Хоча деяківивідні контакти призначені для сигналів необхідних при роботі зпам'яттю, ці ж контакти можуть використовуватися і для сигналів розрахованихна роботу з пристроями введення виводу. Для цього необхіднапереконфігурація висновків.

На боці модуля PC Card розташований роз'єм розетка, ан сторонікомп'ютера з'єднувач виделка, крім того, стандарт визначає 3 різнихдовжини контактів з'єднувачів вилки, тому що підключення та відключення PC Cardможе відбуватися при працюючому комп'ютері, то для цього треба, щоб намодуль спочатку подалося напруга живлення, а вже потім напругасигнальних ліній, відповідні контакти яких виконано більшдовгими.

Друга версія PCMCIA визначає тільки 3 типи габаритних розмірів для
PC Card: тип 1, тип 2 та тип 3. Два перші типу обмежують розміри PC Cardдо 54мм в ширину і 85,6 мм у довжину. PCMCIA модулі першого типу мають товщину
3,3 мм, другого типу 5мм в середині і 3,3 мм по краях. PC Card третього типумають товщину 10,5 мм, для них необхідні слоти подвійної висоти, товщина покраях 3,3 мм. У таких модулях розміщують 1,3 дюймові вінчестери. Удодавання до другої версії стандарту представляють збільшення довжини 1 і 2типу до 5,73 дюйма. Ця конструкція використовується для модулів модемів, наяких встановлюється роз'єм RJ-11. Крім габаритних розмірів стандартнаказує розміщення перемикача захисту запису внутрішнього джереластруму, марки виробника, температурні режими (0-55 0С)

Мікропроцесор

Мікропроцесор INTEL 80286 передбачає 24-розрядну адресацію, 16 --розрядний інтерфейс пам'яті, розширений набір команд, функції ПДП іпереривань, апаратне множення і ділення чисел з плаваючою комою,об'єднане управління пам'яттю, 4-рівневу захист пам'яті, віртуальнеадресний простір на 1 гігабайт (1 073 741 824 байти) для кожного завданняі два режими роботи: режим реальної адресації, сумісний змікропроцесором 8086, і режим захищеної віртуальної адресації.

Режим реальної адресації

У режимі реальної адресації фізична пам'ять мікропроцесораявляє собою безперервний масив обсягом до одного мегабайта.
Мікропроцесор звертається до пам'яті, генеруючи 20-розрядні фізичніадреси.

20-розрядний адреса сегменту пам'яті складається з двох частин: старшій 16 --розрядної змінної частини та молодшої 4-розрядної частини, яка завждидорівнює нулю. таким чином, адреси сегментів завжди починаються з числа,кратного 16.

У режимі реальної адресації кожен сегмент пам'яті має розмір 64
Кбайта і може бути лічений, записаний або змінений. Якщо операнди даних абокоманд спробують виконати циклічний повернення до кінця сегменту,?? ожетестатися переривання або виникнути виняткова ситуація; наприклад,якщо молодший байт слова зміщений на FFFF, а старший байт дорівнює 0000. якщо врежимі реальної адресації інформація, що міститься в сегменті, невикористовує всі 64 Кбайт, незайнятого простору може бутинадано іншому сегменту в цілях економії фізичної пам'яті.

Режим захисту

Режим захисту передбачає розширене адресний простірфізичної та віртуальної пам'яті, механізми захисту пам'яті, нові операції зпідтримки операційних систем і віртуальної пам'яті.

Режим захисту забезпечує віртуальний адресний простір на 1гігабайт для кожного завдання у фізичному адресному просторі на 16
Мегабайт. віртуальний простір може бути більше фізичного, тому щобудь-яке використання адреси, який не розподілений у фізичній пам'яті,викликає виникнення виняткової ситуації, що вимагає перезапуску.

Як і режим реальної адресації, режим захисту використовує 32-розрядніпокажчики, що складаються з 16-розрядного шукача і компонентів зсуву.шукач, проте, визначає індекс у резидентної таблиці пам'яті, а нестарші 16 розрядів адреси реальної пам'яті. 24-розрядний базовий адресабажаного сегменту пам'яті отримують з таблиць пам'яті. для отриманняфізичної адреси до базового адресою сегменту додається 16-розряднезсув. мікропроцесор автоматично звертається до таблиць, коли врегістр сегмента завантажується шукач. всі команди, що виконують завантаженнярегістра, звертаються до таблиць пам'яті без додаткової програмноїпідтримки. таблиці пам'яті містять 8-байтові значення, званіописувачем.

Продуктивність системи

Мікропроцесор 80286 працює з частотою 6 Мгц, в результаті чогоперіод синхроімпульсів становить 167 Нс.

Цикл шини вимагає 3 періоду синхроімпульсів (включаючи один циклочікування); таким чином досягається 500-наносекундний 16-розрядний циклроботи мікропроцесора. операції передачі даних по 8-розрядної шини на 8 --розрядні пристрої займають 6 періодів синхроімпульсів (включаючи 4 циклуочікування), в результаті чого досягається 1000-наносекундний цикл роботимікропроцесора. Операції передачі даних по 16-розрядної шини на 8 --розрядні пристрої займають 12 періодів синхроімпульсів (включаючи 10циклів очікування вводу-виводу), в результаті чого досягається 2000 --наносекундний цикл роботи мікропроцесора.

Системні переривання

Мікропроцесор немаскіруемих переривань (НМП) 80286 і дві мікросхемиконтролера переривань 8259A забезпечують 16 рівнів системних переривань.нижче ці рівні наводяться в порядку зменшення пріоритету.

Зауваження: як всі переривання, так і будь-яке з них окремо, можутьмаскуватися (включаючи НМП мікропроцесора).

| Контролери переривань |
| № | Рівень | Функція |
| 1 | IRQ 0 | Вихід 0 таймера |
| | IRQ 1 | Клавіатура (вихідний буфер повн) |
| | IRQ 2 | Переривання від CTRL 2 |
| 2 | IRQ 8 | Годинник реального часу |
| | IRQ 9 | Переадресування п