ЗМІСТ
| Вихідні дані | 2 |
| Технічне завдання | 3 |
| 1. Алгоритм роботи процесора | 5 |
| 1.1 Вибір та обгрунтування алгоритму | 5 |
| 1.2 Технічний опис алгоритму | 5 |
| 2. Структурна електрична схема центральної | |
| частини ЕОМ | 9 |
| 2.1 Вибір і обгрунтування структурної електричної | |
| схеми центральної частини ЕОМ | 9 |
| 2.2 Технічний опис структурної | |
| електричної схеми центральної частини ЕОМ | 9 |
| 3. Функціональна електрична схема процесора | 11 |
| 3.1 Вибір та обгрунтування функціональної | |
| електричної схеми процесора | 11 |
| 3.2 Технічний опис функціональної | |
| електричної схеми - операційна частина | 11 |
| 3.3 Технічний опис функціональної | |
| електричної схеми - керуюча частина | 12 |
| 4. Принципова електрична схема РОН і ІАЛУ | 20 |
| 4.1 Вибір і обгрунтування елементної бази | 20 |
| 4.2 використовуються цифрові мікросхеми та їх | 22 |
| параметри | |
| 4.3 Технічний опис принциповою | 29 |
| електричної схеми РОН | |
| 4.4 Технічний опис принциповою | 30 |
| електричної схеми ІАЛУ | 32 |
| 5. Розрахункова частина | 32 |
| 5.1 Перевірочний навантажувальний розрахунок для блоку | 32 |
| 5.1.1 Перевірочний навантажувальний розрахунок для РОН | 32 |
| 5.1.2 Перевірочний навантажувальний розрахунок для ІАЛУ | 33 |
| 5.2 Розрахунок споживаної потужності блоку | 33 |
| 5.2.1 Розрахунок споживаної потужності РОН | 33 |
| 5.2.2 Розрахунок споживаної потужності ІАЛУ | 33 |
| 5.3 Розрахунок надійності для блоку | 33 |
| 5.3.1 Розрахунок надійності для РОН | 33 |
| 5.3.2 Розрахунок надійності для ІАЛУ | 35 |
| Висновок | 36 |
| Література | |
ВИХІДНІ ДАНІ
Операції:
- додавання;
- віднімання;
-- множення;
- И;
- АБО;
- додавання за модулем два;
- запис; < p> - завантаження;
- УП по прапору;
- БПВ;
- остання.
Режими адресації:
- пряма;
- Реєстрова;
- відносна з базуванням та індексацією;
- стекові.
1 Адресність команд - 2
1 Форма подання числа - фіксування точка
Розрядність чисел - 32
Обсяг оперативної пам'яті - 16 Мбайта
Кількість РОН - 8
Ширина вибірки з ОЗУ - 2 байти
Тип АЛП - багатофункціональне
Критерій проектування - максимальну швидкодію
Пристрій керування - УУ і УА АЛП з програмованої логікою з регулярною адресацією
ТЕХНІЧНЕ ЗАВДАННЯ
1. Підстава для проведення робіт
Виконання курсового проекту з Тип ЕОМ у відповідності з навчальним планом.
2. Найменування розробляється вироби
Процесор для обмеженого набору команд.
3. Замовник і виконавець
3.1 Замовник: Кафедра ВТ МГІРЕА (ТУ)
3.2 Виконавець: Студенти гр. ВСР-2-93
Терехов Дмитро Олександрович
Терехова Ольга Миколаївна
4. Технічні вимоги
4.1 Формати команд
Для виконання заданих у курсовому проекті операцій використовуютьсянаступні формати команд:
| КОП | R1 | Rb | Rx | Д |
0 4 5 7 8
10 11 13 14
31
Формат RX - поєднання реєстрового і відносного з базуванням ііндексуванням режимів адресації
| КОП | R1 | Adr |
0 4 5 7 8
31
Формат RS - використання прямого і реєстрового режимів адресації
| КОП | Adr |
0 4 5
28
S - прямий режим адресації
| КОП |
0. 4
Безадресна команда - використання тільки коду операції, необхідна дляоперації ОСТАННЯ
1разряд КОП - вказує виконується операція в АЛП чи поза ним.
1 розряд = 0 дії виконуються в АЛП.
1 розряд = 1 дії виконуються поза АЛП.
2 розряд КОП - вказує на режими адресації.
Якщо операція виконується в АЛП
2 розряд = 0 використання RX при складання, віднімання і примноження.
2 розряд = 1 використання RS при логічних операціях.
Якщо операції виконуються поза АЛУ
2 розряд = 0 формат RS при записі і завантаженні.
2 розряд = 1 формат S при переходах.
3 і 4 розряди вказують на конкретний тип операції.
4.2 Система числення
Використовуються числа з фіксованою точкою у додатковій коді
| ДТ | ПОЛЕ ЧИСЛА |
0 1
31
При виконанні арифметичних операцій використовується модифікованийдодатковий код.
При виконанні логічних операцій використовуються числа без знака
| ПОЛЕ ЧИСЛА |
0. 31
4.3 Система команд і правила їх виконання
| Операція | Формат | КОП | Опис |
| Складання | RX | 00000 | R1 ((R1) + ОЗУ [Aісп] |
| | | | Аісп = (Rb) + (Rx) + D |
| Віднімання | RX | 00001 | R1 ((R1) + (ОЗУ [Aісп] |
| | | | |
| | | | Аісп = (Rb) + (Rx) + D |
| Множення | RX | 00010 | R1 ((R1) (ОЗУ [Aісп] |
| | | | Аісп = (Rb) + (Rx) + D |
| І | RS | 00100 | R1 ((R1) (ОЗУ [Adr] |
| ЧИ | RS | 00101 | R1 ((R1) (ОЗУ [Adr] |
| (| RS | 00110 | R1 ((R1) (ОЗУ [Adr] |
| Запис | RS | 01000 | ОЗУ [Adr] ((R1) |
| Завантаження | RS | 01001 | R1 (ОЗУ [Adr] |
| БПВ | S | 01100 | СТЕК ((СК) |
| | | | (СК) (адреса переходу |
| УП по прапору | S | 01101 | (СК) (адреса переходу |
| Остання | | 10000 | Зупинка системи |
4.4 Тип АЛП - багатофункціональне.
4.5 Ширина вибірки з ОЗУ - 2 байти.
4.6 Ємність ОЗП - 16 Мбайта
4.7 Використовуються 2 керуючих автомата - для АЛУ і для спільного управління зпрограмованої логікою і з регулярною адресацією.
4.8 Критерій проектування - максимальну швидкодію.
4.9 Вимоги до елементної бази - максимальна функціональна повнота.
Використання технології ТТЛШ.
5. Вимоги до надежностним характеристикам t напрацювання на відмову (1500ч.
1. АЛГОРИТМ роботи процесора
1. Вибір та обгрунтування алгоритму
Для зручності проектування обчислювального пристрою необхіднорозробити алгоритм. Обчислювальний процес розбивається на кроки, коженкрок зображується у вигляді блоку, а весь обчислювальний процес у виглядіпослідовності блоків. Виходячи з заданого критерію проектуваннявиберемо алгоритм роботи процесора, при якому повинно забезпечуватисямаксимальну швидкодію, слід зазначити, що графічне зображенняалгоритму має точно і чітко відображати обчислювальний процес, будучинаочним способом документування процесу опису вирішення завдання здопомогою процесора. Таким чином, при виконанні арифметичних абологічних операцій, а також при використанні індексного АЛУ дані врегістри заноситимуться одночасно, це забезпечується за рахунок наявностідвох портів при обігу та при зчитуванні з РОН. За рахунок такого факторазначно підвищується швидкодія роботи процесора. Відзначимо також, такяк при проектуванні використовуються два керуючих автомата, тофункціонування процесора буде приведено на двох схемах алгоритму -поділ для логічних і арифметичних операцій виконуваних АЛУ і длярешти функціонування
2. Технічний опис алгоритму
При початку функціонування процесора проводиться установка внульове стан лічильника стека - дно стека, установка лічильника команд впочатковий стан рівне 1610, тобто перша команда буде обрана з ОЗУза адресою 1610. На регістр адреси ОЗП засилається значення адреси СТК і поданою адресою вибирається і пересилається команда в старші 16 розрядів
RGbuf, інкремент СТК (операторна вершина F12). Після збільшення лічильникакоманд йде перевірка на максимальне значення, при максимумі виставляєтьсяпрапорець і відбувається перехід на останню. Далі виробляється довиборкакоманди в молодші розряди аналогічним шляхом. Команда пересилається в RGK,відбувається дешифрування команди і виробляється формування виконавчогоадреси.
Команди формату RX.
Для формату RX перевіряються на нуль поля Rb і Rx, у разі рівностінулю на RGadr пересилається значення поля D (операторна вершина X15) і
А2ісп буде сформований.
У разі Rb = 0, то на RG2IALU засилається операнд з РОН, адресаякого вказаний по полю Rx в RGK (операторна вершина АB18), провадитьсяскладання даного регістра і зміщення D. За наявності переповненнявиставляється прапорець і процесор переходить в режим Остання, інакше отримуємо
А2ісп в RGadr.
У разі Rx = 0, то на RG1IALU засилається операнд з РОН, адресаякого вказаний по полю Rb в RGK (операторна вершина Y17), провадитьсяскладання даного регістра і зміщення D. За наявності переповненнявиставляється прапорець і процесор переходить в режим Остання, інакше отримуємо
А2ісп в RGadr.
У разі Rb (0 і Rx (0, то на RG1IALU заноситься значення РОН, адресаякого береться з поля Rb, а на RG2IALU заноситься значення РОН, адресаякого береться по полю Rx (операторна вершина M17). У RGadr підсумовуютьсявміст регістрів (операторна вершина M18) і при відсутностіпереповнення відбувається складання отриманої суми зі значенням поля D,таким чином, отримуємо А2ісп.
Після формування виконавчого адреси, дані для виконанняоперацій видаються на шини, а потім заносяться у відповідні регістри АЛУ
(операторна вершина АE45), далі відбувається дешифрування коду операції 3 і 4біта для визначення конкретного типу операції.
Операнд представлені в додатковому коді.
Додавання.
Виконується складання вмісту регістрів АЛП із записом результатув RGres. За наявності переповнення виставляється відповідний прапорець у RGfі процесор переходи в режим остання. При відсутності переповненнявиставляється прапорець, що говорить про позитивному або негативному значенніданих, а також перевіряється умова на нульовий результат (операторнавершина E19) з виставленням відповідного прапорця. Після цього результатвидається на шину і потім заноситься до відповідного РОН (операторнавершина D22).
Віднімання.
Операція віднімання замінюється операцією додавання, однак, другийдоданок інвертується, а на суматор подається вхідний перенос
(операторна вершина K11). Так як операція зводиться до додавання,подальші дії повторюються в порядку зазначеному вище починаючи з перевіркина переповнення.
Множення.
При збільшенні лічильник циклів встановлюється в значення рівне 3110 ів нуль встановлюється RGres (операторна вершина AA8). Молодший розряд
RG1ALU - множник перевіряється на рівність одиниці. При рівностіпідсумовується значення-множене зі значенням регістра результату. Далі, атакож і при рівності нулю молодшого розряду множника відбувається зсуввправо на один розряд RG1ALU і RGres (операторна вершина Y14). Потімперевіряється значення лічильника циклів на рівність нулю, при відсутності нуляповторюється цикл з операторної вершини AA11. При установці лічильника циклівв нульове стан перевіряється умова на позитивне або негативнезначення множника, якщо множник від'ємне число, то твірчисел додаткового коду виходить додатком поправки до творудодаткових кодів співмножників (поправка - проінвертіруемое множене іподача на суматор вхідного перенесення). Після виконання множення результатнеобхідно округлити (операторна вершина Y21), до значення результатудодається раніше Зсунутий молодший 32 розряд.
Команди формату RS.
Логічні операції.
RGadr завантажується вмістом поля RGK (8:31), адреса передається нарегістр адреси ОЗП, за яким на буферний регістр заносяться дані,спочатку старші, а потім молодші розряди. У RG1ALU заносяться дані збуфера, а на RG2ALU заносяться дані з РОН (РОН вибирається по полю
R1), операнди з буфера і з РОН видаються на шини ШД0 і ШД1, а потім вжебезпосередньо в регістри індексного АЛП - операторна вершина АР18. Далідешифрування 3 і 4 біта коду операції.
Після дешифрування виконуються логічні операції І (операторнавершина T4), АБО (операторна вершина Z4) і додавання по модулі два
(операторна вершина AG4). Кожна операція при завершенні перевіряється нарівність результату нульового значення, потім вміст RGres переноситьсядо відповідного РОН через шину даних.
Запис.
По даній команді робиться запис з РОН, адреса якого вказана вполе R1, в ОЗУ [Adr].
У СТadr заноситься адреса комірки пам'яті. У регістр буфера з РОНпересилається операнд, потім з СТadr вміст пересилається в регістрадреси ОЗП, а в регістр слова ОЗУ пересилаються старші 16 розрядів (вершина
M37), СТadr збільшується на одиницю, перевіряється на максимальне значення.
При відсутності максимуму в ОЗУ передаються молодші 16 розрядів (M46). Приповному заповненні СТadr, виставляється прапорець про переповнення і перехід на
Остання.
Завантаження.
Завантаження операнда проводиться з комірки ОЗП за адресою, додали дорегістр адреси ОЗП з CTadr (вершина Т37) в один з РОН. Завантаженняпроводиться через буферний регістр (вершина Т40) спочатку старших, а потіммолодших розрядів. З буфера 32 розрядний операнд передається в РОН, адресаякого вказаний по полю R1 (операторна вершина Т51).
Команди формату S.
Умовний перехід по прапору.
Аналізується прапор Z, що характеризує нульове значення результату,прапор виробляється в АЛП. При наявності цього прапорця в СТК заноситься адресапереходу (вершина В34), взятий по полю Adr з RGK. В іншому випадкуперехід на початок.
Безумовний перехід з поверненням.
Для виконання даної команди використовується стек, що знаходиться в ОЗУ.
Покажчиком стека є СТST. При отриманні КОП цієї команди СТКзаноситься в буферний регістр (вершина F33). Вміст СТST заноситься дорегістр адреси ОЗП, а старші розряди RGbuf заносяться в регістр слова ОЗУ
(вершина F36). СТST збільшується на одиницю, перевіряється на переповнення таза відсутності його відбувається повтор, починаючи з заносу вмісту СТST врегістр адреси ОЗП (операторна вершина F46). СТST збільшується наодиницю, перевіряється на переповнення, за відсутності переповнення в лічильниккоманд заноситься адреса переходу, взятий з RGK по полю Adr [5:28].
Зупинка.
При перевірці 0-го розряду КОП і рівність його одиниці виставляється водиничне стан тригер END (вершина C26) і процесор закінчуєобробку програм.
2. СТРУКТУРНА ЕЛЕКТРИЧНА СХЕМА ЦЕНТРАЛЬНОЇ ЧАСТИНИ ЕОМ
2.1 Вибір і обгрунтування структурної електричної схеми
Для побудови схем інших типів, а також для загального ознайомлення звиробом необхідна структурна електрична схема. Визначається основнийсклад центральної частини ЕОМ. Особливостями розробки процесора: будутьвикористані регістри загального призначення з доступом по двох портів (одинпорт тільки на читання), використовуються два пристрої управління зпрограмованої логікою (загальна УУ і місцевий керуючий автомат для АЛП).
Центральна частина (ОЗУ + ЦП) також містить АЛУ, ІАЛУ, RGK, CTK, CTST,
RGbuf.
2.2 Технічний опис структурної електричної схеми
До складу центральної частини ЕОМ, представленої на структурній схемівходять наступні компоненти:
Арифметико-логічний пристрій складається з двох регістрів для прийому іфіксації вихідних операндів RG1ALU і RG2ALU, причому RG2ALU має крімпрямих висновків також інверсні виходи, суматора для виконанняарифметичних операцій, регістра результату RGALURES. RG1ALU і RG2ALUє зсувне. Містяться логічні елементи для виконання операцій
І, АБО, що виключає АБО. CTsycl служить для рахунку циклів при операціїмноження. До складу АЛУ також входять комбінаційні схеми, які формуютьпрапори про переповнення, про знак і про нульовий результат.
RGALURES має 32 розрядом тригер, призначений для округленнярезультату при збільшенні.
АЛП містить власний керуючий автомат з програмованої логікою зрегулярної адресацією містить, призначений для формуваннянеобхідної послідовності керуючих сигналів для функціональнихвузлів АЛП і осведомітельних сигналів для загального керуючого пристрою.
RON - регістри загального призначення. Призначені для зберігання даних,модифікаторів, необхідних для обчислення виконавчого адреси длязвернення до ОЗП.
УУ - пристрій управління з програмованої логікою з регулярноюадресацією. Формує послідовності керуючих сигналів для всіхфункціональних вузлів процесора і осведомітельних сигналів читання та записудля ОЗУ.
СТК - лічильник адреси команди призначений для обчислення просунутогоадреси команди. Має 22 розряду.
RGK - регістр команд призначений для зберігання виконуваної команди. Насвій вихід має комбінаційні схеми для перевірки неприпустимість 0-го
РОН як місце зберігання модифікаторів для обчислення виконавчихадрес.
RGbuf - буферний регістр для прийому, 16-бітна ШД, накопичення івидачі на 32-розрядну ШД0 і видачі на ШД1 зворотної дії.
СТST - покажчик стека.
індексне АЛУ призначене для обчислення виконавчого адреси.
Включає два регістри RG1IALU і RG2IALU для прийому та фіксації модифікаторівз РОН. Суматор складає вміст регістрів і додає до нихзсув надходить відразу з RGK. Результат записується в регістр адреси.
CTadr призначений для приймання, зберігання, передачі і при необхідностіроботи в рахунковому режимі, адрес на ША, розрахованих а самому ІАЛУ,прийнятих з RGK.
Всередині процесора є внутрішні шини даних ШД0 і ШД1. Вонипризначені для одночасної видачі в ІАЛУ і в АЛП даних - робота здвупортовий РОН. Це значно підвищує швидкодію, чтпро забезпечуєпотрібний критерій проектування.
3. ФУНКЦІОНАЛЬНА ЕЛЕКТРИЧНА СХЕМА
ПРОЦЕСОР
3.1 Вибір та обгрунтування функціональної електричної схеми
Функціональна схема пояснює процеси, що відбуваються в проектованийпроцесорі. На даній схемі показані функціональні вузли, які беруть участь упроцесі, і зв'язки між цими вузлами. Функціональна схема будується наоснові структурної електричної схеми, і дає можливість для подальшогопобудови принципової електричної схеми як окремого блоку, так іпристрою в цілому.
З причини того, що необхідно максимальну швидкодію використовуєтьсядвупортовий РОН, у зв'язку з цим всередині процесора є дві шини даних
ШД0 і ШД1, причому ШД1 працює тільки на читання.
Тому що ширина вибірки з ОЗУ дорівнює 16 біт, а ширина внутрішньої шиниданих 32 розрядна, необхідно використовувати буферний регістр. Дляуправління у схемі використовуються дві керуючих пристрої, загальне УУ імісцевий УА для АЛП. Для виконання арифметичних і логічних операційслужить АЛП, для обчислення адреси призначене індексне АЛП. Дляобчислення просунутого адреси служить CTK, а для роботи зі стеком CTST.
Взаємодія функціональних блоків між собою розглянемо втехнічному описі функціональної електричної схеми.
3.2 Технічний опис функціональної електричної схеми - операційна частина
При надходженні даних на ШД RGbuf записує і накопичує 32розряду і видає на ШД0, Ця команда надходить на RGK, КОП надсилається у УУі на підставі цього починається робота з певним блоком.
DMX0 пропускає дані на ШД0 або на ШД1.
MUX1 і DC призначені для вибору одного з РОН.
MUX11 і MUX12 потрібні для видачі на одну з шин даних вмістуодного з РОН.
При роботі зі стеком включається в роботу CTST, який післяініціалізації збільшується на одиницю і показує вільну коміркупам'яті. Адреса з нього надходить на ША, тому що він 4-х розрядний, то старшірозряди завжди нулі.
MUX3 пропускає на СТК початковий адресу рівний 1610 або адреса взятийз поля RGK [5:28]. СТК видає дані на ША і при необхідності на ШД0 через
DMX1.
У RG1IALU і RG2IALU дані надходять з двох шин одночасно, з ШД0 і
ШД1, видаються через відповідні мультиплексори на SMIALU.
MUX4 пропускає дані на SMIALU з RG1IALU, з CTadr і з поля
RGK [14:31].
MUX5 пропускає дані з RG2IALU і з поля RGK [14:31].
MUX6 приймає дані від суматора IALU, з поля RGK [14:31 ] та адресивід RGK.
DMX2 видає дані від CTadr і видає на ША або назад на
SMIALU, для продовження операції обчислення виконавчого адреси.
RG1ALU і RG2ALU беруть операнди з двох шин одночасно, з ШД0 і
ШД1.
MUX7 і MUX8 передають операнди на SMALU, причому MUX7 пропускає прямеабо інверсне значення RG2ALU, а MUX8 пропускає операнд з RG1ALU або з
RGres при збільшенні.
MUX9 призначений для управління перенесеннями, що йдуть в SMALU. Привідсутності переносу, пропускається нуль, одиниця пропускається при корекціїмноження і при округленні пропускається значення, встановлене в тригері
Т.
MUX10 необхідний для пропуску на RGres даних з суматора привиконання арифметичних операцій або даних з логік при виконаннілогічних операцій І, АБО, виключає АБО.
RGres і RG1ALU є зсувне регістрами, необхідно привиконання множення, причому для збереження знака в RG1ALU при зсувівправо нульовий розряд переписується назад на своє місце, а при зсуві
RGres для збереження знака, нульовий розряд переписується з RG2ALU.
DMX3 видає дані з АЛП на ШД0 або назад в АЛП, для виконанняподальших операцій.
Логічні елементи, що стоять на виході RGres і на виході SMALUвідповідають за формування прапорів, що характеризують результат арифметичних ілогічних операцій.
Логічні елементи, що стоять на виході RGK відповідають за формуванняпрапорів, що характеризують 0-й РОН при обчисленні виконавчого адреси.
3.3 Технічний опис функціональної електричної схеми - керуюча частина
Обидва пристрої управління виконані за схемою з регулярною адресацією.
У цій схемі при розгалуженні процесу, одна адреса на одиницю більше, ніжпоточний, другий адреса - довільний. Елементом "обчислюється" адреса,є лічильник СТ1 і Ст2, керований сигналом, що є вхідним для
УУ. Залежно від значення вхідного сигналу лічильник або додаєодиницю до значення, яке зберігалося в лічильнику і було поточнимадресою, або завантажується значенням адреси з керуючої пам'яті. Елементза модулем 2 дозволяє Інвертувати значення вхідного сигналу, щополегшує розподіл мікроінструкцій.
MUX2 і MUX13 призначені для пропускання одного з осведомітельнихсигналів.
ROM1 і ROM2 - ПЗУ, на які подаються адреси для вибору одного зкеруючих сигналів
| S | Y | H | e | S '|
S - є адресою для ПЗУ і визначає, який з керуючих сигналів буде обраний
S '- містить адреса переходу прошивки
Y - складається з сигналів управління роботою процесора е - керує роботою виключає АБО
Н-подається на мультиплексор УУ, дозволяє пропустити або один з бітів набору пізнавальних сигналів, або нульовий сигнал. Наявність цього сигналу дозволяє здійснювати безумовні переходи
Керуючі сигнали для УУ у1.1 - запис у RGbuf y1.2 - Видача з RGbuf y1.3 - напрямок y1.4 - вибір ст/мл розрядів y1.5 -- RESET y1.6 - Запис в RGK y1.7 - START ALU y1.8 - 1 CTST y1.9 - управління MUX1 y1.10 - управління DMX0 y1.11 - управління MUX3 y1.12 - запис у CTK y1.13 -- 1 CTK y1.14 - управління DMX1 y1.15 - запис порт0 y1.16 - читання порт0 y1.17 - читання порт1 y1.18 - запис у RG1IALU y1.18 '- запис у RG12ALU y1.19 - управління y1.20 - MUX4 y1.21 - управління MUX5 y1.22 - управління y1.23 - MUX6 y1.24 - запис у CTadr y1.25 - 1 CTadr y1.26 - управленіеDMX2 y1.27 - читання з ОЗУ y1.28 - запис у ОЗУ y1.29 - запис у тригер ТО0 y1.30 - запис у тригер ТО1 y1.31 - запис у тригер ТО2 y1.32 - запис у тригер ТО3
Осведомітельние сигнали для УУ x1.1 - START x1 .2 - XRAM x1.3 - RAM x1.4 - CTK (224)
КОП x1.10 - CTST (15) x1.11 - CTadr (224) x1.12 - перевірка на нульові РОН базового та індексного регістра x1.13 - перевірка на нуль РОН базового регістра x1.14 - перевірка на нуль РОН індексного регістра x1.15 - переповнення IALU x1.16 - End or Stop ALU x1.17 - Srop ALU x1.18 - TZ
Керуючі сигнали УА y2.1 - RESET y2.2 - запис у RG1ALU і в RG2ALU y2.3 - упраленіе y2.4 - MUX7 y2.5 - управління MUX8 y2.6 - управління y2.7 - MUX9 y2 .8 - управління y2.9 - MUX10 y2.10 - Обнулення і запис в CTcycl y2.11 - Stop ALU y2.12 - управління DMX3 y2.13 - запис у тригер Т, зрушення RG1ALU і RGres, -1 CTcycl y2.14 - запис у TS y2.15 - запис у TZ y2.16 - запис у ТО y2.17 - запис у RGres y2.18 - End ALU
Осведомітельние сигнали для УА x2.1 - 2 розряд КОП x2 .2 - 3 розряд КОП x2.3 - 4 розряд КОП x2.4 - переповнення ALU x2.5 - аналіз результату на нуль x2.6 - аналіз 31 розряду RG1ALU x2.7 - CTcycl (0) x2.8 - аналіз 0 розряду RG1ALU x2.9 - Start ALU
Для аналізу керуючих автоматів наведено алгоритм у закодованомувигляді.
3.3.1 Таблиця прошивки пам'яті для
| | Y1 | y2 | y3 | y4 | y5 | y6 | y7 | y8 | y9 | y1 | y1 | y1 | y1 | y1 | y1 | y1 | y1 | y1 |
| | | | | | | | | | | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 |
| m1 | 1 | | | | | | | | | | | | | | | | | |
| m2 | | 1 | | | | | | | | | | | | | | | | |
| m3 | | | 0 | 1 | 0 | 0 | 0 | 1 | 0 | | | | | | | | 1 | |
| m4 | | | 1 | 0 | 0 | 0 | 1 | 0 | 1 | | | | | | | | 1 | |
| m5 | | | | | | | | 1 | 1 | | | | | | | | 1 | |
| m6 | | | | | | | | 0 | 0 | | | | | | | | 1 | |
| m7 | | | | | | | | 0 | 0 | | | | | | | | 1 | |
| m8 | | | | | | | | | | 1 | | | | | | | | |
| m9 | | | 0 | 1 | 1 | 0 | 0 | 0 | 0 | | | 1 | | | | | 1 | |
| m1 | | | | | | | | | | | | | 1 | | | | | |
| 0 | | | | | | | | | | | | | | | | | | |
| m1 | | | 1 | 0 | 1 | 0 | 1 | 0 | 0 | | | 1 | | | | | 1 | |
| 1 | | | | | | | | | | | | | | | | | | |
| m1 | | | 0 | 0 | 1 | 1 | 0 | 0 | 0 | | | 1 | | | | | 1 | |
| 2 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | | | | | | 1 | | |
| 3 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | 1 | | | | | 1 | | |
| 4 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | | | | 1 | | | | |
| 5 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | | | | | 1 | | | |
| 6 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | | | | | 1 | | | |
| 7 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | | 0 | | | | | | |
| 8 | | | | | | | | | | | | | | | | | | |
| m1 | | | | | | | | | | | | | | | | | | 1 |
| 9 | | | | | | | | | | | | | | | | | | |
---------------------- -
| S | Y | H | e | S '|
| 1 | m1.01 | X1.1 | 0 | m1.02 |
| 2 | m1.1 | 0 | 0 | m1.03 |
| 3 | m1.03 | X1.2 | 0 | m1.04 |
| 4 | m1.2 | 0 | 0 | m1.05 |
| 5 | m1.05 | X1.3 | 0 | m1.06 |
| 6 | m1.3 | X1.4 | 0 | m1.4 |
| 7 | m1.07 | X1.2 | 0 | m1.08 |
| 8 | m1.5 | 0 | 0 | m1.09 |
| 9 | m1.09 | X1.3 | 0 | m1.010 |
| 10 | m1.6 | X1.4 | 0 | m1.8 |
| 11 | m1.7 | X1.5 | 1 | m1.9 |
| 12 | m1.065 | X1.6 | 1 | m1.011 |
| 13 | m1.012 | X1.7 | 1 | m1.013 |
| 14 | m1.19 | X1.8 | 1 | m1.9 |
| 15 | m1.025 | X1.9 | 1 | m1.034 |
| 16 | m1.20 | 0 | 0 | m1.026 |
| 17 | m1.026 | X1.2 | 0 | m1.027 |
| 18 | m1.21 | 0 | 0 | m1.028 |
| 19 | m1.028 | X1.3 | 0 | m1.029 |
| 20 | m1.22 | X1.11 | 0 | m1.23 |
| 21 | m1.030 | X1.2 | 0 | m1.031 |
| 22 | m1.24 | 0 | 0 | m1.032 |
| 23 | m1.032 | X1.3 | 0 | m1.033 |
| 24 | m1.063 | 0 | 0 | m1.03 |
| 25 | m1.02 | 0 | 0 | m1.01 |
| 26 | m1.04 | 0 | 0 | m1.03 |
| 27 | m1.06 | 0 | 0 | m1.05 |
| 28 | m1.4 | 0 | 0 | m1.9 |
| 29 | m1.08 | 0 | 0 | m1.07 |
| 30 | m1.010 | 0 | 0 | m1.09 |
| 31 | m1.027 | 0 | 0 | m1.026 |
| 32 | m1.029 | 0 | 0 | m1.028 |
| 33 | m1.23 | 0 | 0 | m1.9 |
| 34 | m1.031 | 0 | 0 | m1.030 |
| 35 | m1.033 | 0 | 0 | m1.032 |
| 36 | m1.013 | X1.8 | 1 | m1.9 |
| 37 | m1.014 | X1.9 | 0 | m1.11 |
| 38 | m1.016 | X1.10 | 0 | m1.03 |
| 39 | m1.10 | 0 | 0 | m1.03 |
| 40 | m1.11 | 0 | 0 | m1.017 |
| 41 | m1.017 | X1.2 | 0 | m1.018 |
| 42 | m1.12 | 0 | 0 | m1.019 |
| S | Y | H | e | S '|
| 61 | m1.28 | 0 | 0 | m1.040 |
| 62 | m1.040 | X1.3 | 0 | m1.041 |
| 63 | m1.29 | 0 | 0 | m1.30 |
| 64 | m1.30 | 0 | 0 | m1.03 |
| 65 | m1.041 | 0 | 0 | m1.040 |
| 66 | m1.039 | 0 | 0 | m1.038 |
| 67 | m1.27 | 0 | 0 | m1.9 |
| 68 | m1.037 | 0 | 0 | m1.036 |
| 69 | m1.035 | 0 | 0 | m1.034 |
| 70 | m1.011 | X1.6 | 0 | m1.050 |
| 71 | m1.31 | 0 | 0 | m1.042 |
| 72 | m1.042 | X1.2 | 0 | m1.043 |
| 73 | m1.32 | 0 | 0 | m1.044 |
| 74 | m1.044 | X1.3 | 0 | m1.045 |
| 75 | m1.33 | X1.11 | 0 | m1.34 |
| 76 | m1.046 | X1.2 | 0 | m1.35 |
| 77 | m1.35 | 0 | 0 | m1.048 |
| 78 | m1.048 | X1.3 | 0 | m1.36 |
| 79 | m1.36 | 0 | 0 | m1.37 |
| 80 | m1.37 | 0 | 0 | m1.56 |
| 81 | m1.043 | 0 | 0 | m1.042 |
| 82 | m1.045 | 0 | 0 | m1.044 |
| 83 | m1.34 | 0 | 0 | m1.9 |
| 84 | m1.047 | 0 | 0 | m1046 |
| 85 | m1.049 | 0 | 0 | m1.048 |
| 86 | m1.050 | X1.12 | 0 | m1.051 |
| 87 | m1.38 | 0 | 0 | m1.39 |
| 88 | m1.39 | X1.15 | 0 | m1.40 |
| 89 | m1.41 | 0 | 0 | m1.42 |
| 90 | m1.051 | X1.13 | 0 | m1.52 |
| 91 | m1.43 | 0 | 0 | m1.44 |
| 92 | m1.052 | X1.14 | 0 | m1.47 |
| 93 | m1.45 | 0 | 0 | m1.46 |
| 94 | m1.47 | 0 | 0 | m1.053 |
| 95 | m1.42 | 0 | 0 | m1.063 |
| 96 | m1.44 | 0 | 0 | m1.063 |
| 97 | m1.46 | 0 | 0 | m1.063 |
| 98 | m1.063 | X1.15 | 0 | m1.049 |
| 99 | m1.48 | 0 | 0 | m1.53 |
| 100 | m1.40 | 0 | 0 | m1.9 |
| 101 | m1.49 | 0 | 0 | m1.9 |
| 102 | m1.053 | X1.2 | 0 | m1.054 |
| S | Y | H | e | S '|
| 18 | m2.010 | 0 | 0 | m2.09 |
| 19 | m2.12 | 0 | 0 | m2.15 |
| 20 | m2.07 | X2.3 | 1 | m2.7 |
| 21 | m2.6 | 0 | 0 | m2.013 |
| 22 | m2.7 | 0 | 0 | m2.013 |
| 23 | m2.013 | X2.4 | 0 | m2.14 |
| 24 | m2.13 | 0 | 0 | m2.15 |
| 25 | m2.15 | 0 | 0 | m2.012 |
| 26 | m2.012 | X2.5 | 0 | m2.17 |
| 27 | m2.16 | 0 | 0 | m2.18 |
| 28 | m2.17 | 0 | 0 | m2.18 |
| 29 | m2.18 | 0 | 0 | m2.19 |
| 30 | m2.19 | 0 | 0 | m2.01 |
| 31 | m2.02 | 0 | 0 | m2.1 |
| S | Y | H | e | S '|
| 1 | m2.01 | X2.9 | 0 | m2.02 |
| 2 | m2.1 | 0 | 0 | m2.2 |
| 3 | m2.2 | X2.1 | 0 | m2.06 |
| 4 | m2.03 | X2.2 | 1 | m2.04 |
| 5 | m2.05 | X2.3 | 1 | m2.4 |
| 6 | m2.3 | 0 | 0 | m2.012 |
| 7 | m2.4 | 0 | 0 | m2.012 |
| 8 | m2.04 | X2.3 | 1 | m2.20 |
| 9 | m2.5 | 0 | 0 | m2.012 |
| 10 | m2.06 | X2.2 | 0 | m2.07 |
| 11 | m2.08 | X2.3 | 1 | m2.20 |
| 12 | m2.8 | 0 | 0 | m2.09 |
| 13 | m2.09 | X2.6 | 0 | m2.10 |
| 14 | m2.9 | 0 | 0 | m2.10 |
| 15 | m2.10 | X2.7 | 0 | m2.010 |
| 16 | m2.011 | X2.8 | 0 | m2.12 |
| 17 | m2.11 | 0 | 0 | m2.12 |
| 43 | m1.019 | X1.3 | 0 | m1.020 |
| 44 | m1.13 | X1.10 | 0 | m1.14 |
| 45 | m1.021 | X1.2 | 0 | m1.022 |
| 46 | m1.15 | 0 | 0 | m1.023 |
| 47 | m1.023 | X1.3 | 0 | m1.024 |
| 48 | m1.16 | X1.10 | 0 | m1.18 |
| 49 | m1.17 | 0 | 0 | m1.03 |
| 50 | m1.18 | 0 | 0 | m1.03 |
| 51 | m1.024 | 0 | 0 | m1.023 |
| 52 | m1.022 | 0 | 0 | m1.021 |
| 53 | m1.14 | 0 | 0 | m1.03 |
| 54 | m1.020 | 0 | 0 | m1.019 |
| 55 | m1.018 | 0 | 0 | m1.017 |
| 56 | m1.034 | X1.2 | 0 | m1.035 |
| 57 | m1.025 | 0 | 0 | m1.036 |
| 58 | m1.036 | X1.3 | 0 | m1.037 |
| 59 | m1.26 | X1.11 | 0 | m1.27 |
| 60 | m1.038 | X1.2 | 0 | m1.039 |
| 103 | m1.50 | 0 | 0 | m1.055 |
| 104 | m1.054 | 0 | 0 | m1.053 |
| 105 | m1.055 | X1.3 | 0 | m1.56 |
| 106 | m1.51 | X1.11 | 0 | m1.52 |
| 107 | m1.057 | X1.2 | 0 | m1.53 |
| 108 | m1.53 | 0 | 0 | m1.059 |
| 109 | m1.056 | 0 | 0 | m1.055 |
| 110 | m1.52 | 0 | 0 | m1.9 |
| 111 | m1.058 | 0 | 0 | m1.057 |
| 112 | m1.059 | X1.3 | 0 | m1.060 |
| 113 | m1.54 | 0 | 0 | m1.55 |
| 114 | m1.060 | 0 | 0 | m1.059 |
| 115 | m1.55 | 0 | 0 | m1.56 |
| 116 | m1.56 | 0 | 0 | m1.061 |
| 117 | m1.061 | X1.16 | 0 | m1.062 |
| 118 | m1.064 | X1.17 | 0 | m1.9 |
| 119 | m1.57 | 0 | 0 | m1.03 |
| 120 | m1.062 | 0 | 0 | m1.061 |
| 121 | m1.8 | 0 | 0 | m1.9 |
