МП 80386 фірми Intel
1. Введення в МП 80386 фірми Intel
МП вийшов на ринок з унікальною перевагою. Він є першим 32 - розрядним
МП, для якого придатне існуюче прикладне програмне забезпечення
вартістю 6,5 млрд. дол, написане для МП попередніх моделей ВІД 8086/88 до
80286 (клон IBM PC). Кажуть, що системи сумісні, якщо програми написані
на одній системі, успішно виконуються на інший. Якщо сумісність
поширюється тільки в одному напрямку, від старої системи до нової, то
говорять про сумісність знизу вгору. Працює з низу до верху на об'єктно
рівні підтримує капіталовкладення кінцевого користувача в програмне
забезпечення, оскільки нова система просто замінює більш повільну стару.
Мікропроцесор 80386 сумісний знизу вгору з попередніми поколіннями МП фірми
Intel. Це означає що програми написані спеціально для МП 80386 і
використовують його специфічні особливості, зазвичай не працюють на більш старих
моделях. Однак, тому що набір команд МП 80386 і його модулі обробки є
розширеннями набору команд попередніх моделей, програмне забезпечення
останніх є сумісним знизу вгору з МП 80386.
Специфічними особливостями МП 80386 є багатозадачність, вбудоване
управління пам'яттю, віртуальна пам'ять з поділом на сторінки, захист
програм і велика адресний простір. Апаратна сумісність з попередніми
моделями збережена за допомогою динамічної зміни розрядності магістралі.
МП 80386 виконаний на основі технології CHMOS III фірми Intel, яка увібрала з
себе швидкодію технології HMOS (МДП високої щільності) і мале споживання
потужності технологією CMOS (КМДП). МП 80386 передбачає перемикання програм,
виконаних під керуванням різних операційних систем, такі як MS-DOS і
UNIX. Ця властивість дозволяє розробникам програм включати стандартне
прикладне програмне забезпечення для 16-розрядних МП безпосередньо в 32
-розрядну систему. Процессоропределяет адресний простір як один або
кілька сегментів пам'яті будь-якого розміру в діапазоні від 1 байт до 4 Гбайт
(4 * 2я530я0 байт). Ці сегменти можуть бути індивідуально захищені рівнями
привілеїв і таким чином вибірково розділятися різними завданнями.
Механізм захисту заснований на понятті ієрархії привілеїв чи рангового ряду.
Це означає, що різним завданням або програмами можуть бути присвоєні
певні рівні, які використовуються для даної задачі.
2. Режими процесора
Для більш повного поняття системи команд МП 80386, спершу потрібно
описати загальну схему його роботи і архітектуру.
У даному рефераті не розкривається більш докладно значення деяких
специфічних слів і понять, вважаючи, що читач попередньо ознайомився з
МП 8086 і МП 80286 і має уявлення про їх роботі та архітектурі. Описуються
тільки ті функції МП 80386, які відсутні або змінені в попередніх
моделях МП.
МП 80386 має два режими роботи: режим реальних адрес, що називається реальним
режимом, і захищений режим.
2.1. Реальний режим
При подачі сигналу скидання або при включенні харчування встановлюється реальний
режим, причому МП 80386 працює як дуже швидкий МП 8086, але, за бажанням
програміста, з 32-розрядних розширенням. У реальному режимі МП 80386 має таку
ж базову архітектуру, що і МП 8086, але забезпечує доступ до 32-розрядних
регістрів. Механізм адресації, розміри пам'яті й обробка переривань МП 8086
повністю збігаються з аналогічними функціями МП 80386 в реальному режимі.
Єдиним способом виходу з реального режиму є явне перемикання в
захищений режим. У захищений режим МП 80386 входить при встановленні біта
включення захисту (РЕ) в нульовому регістрі керування (CR0) за допомогою команди
пересилання (MOV to CR0). Для сумісності з МП 80286 з метою встановлення біта РЕ
може бути також використана команда завантаження слова стану машини LMSW.
Процесор повторно входить до реального режиму в тому випадку, якщо програма командою
пересилання скидає біт РЕ регістру CR0.
2.2. Захищений режим
Повні можливості МП 80386 розкриваються в захищеному режимі. Програми можуть
виконувати перемикання між процесами з метою входу в завдання, призначені
для режиму віртуального МП 8086. Кожна така задача проявляє себе в семантиці
МП 8086 (тобто у відносинах між символами і приписувати їм значеннями
незалежно від інтерпретує їх обладнання). Це дозволяє виконувати на МП
80386 програмне забезпечення для МП 8086 - прикладну програму або цілу
операційну систему. У той же час завдання для віртуального МП 8086 ізольовані
і захищені як один від одного, так і від головної операційної системи МП 80386.
Далі перейдемо безпосередньо до розгляду шини даних МП 80386.
3. Шини
Перш за все дамо визначення шини. Шина - це канал пересилання даних,
використовуваний спільно різними блоками системи. Шина може являти собою
набір провідних ліній, витравленим в друкованій платі, проводу припаяні до
висновків роз'ємом, в які вставляються друковані плати, або плоский кабель.
Компоненти комп'ютерної системи фізично розташовані на одній або декількох
друкованих платах, причому їхня кількість і функції залежать від конфігурації системи, її
виробника, а часто і від покоління мікропроцесора.
Інформація передається по шині у вигляді груп бітів. До складу шини для кожного біта
слова може бути передбачена окрема лінія (паралельна шина), або всі біти
слова можуть послідовно в часі використовувати одну лінію (послідовна
шина).
3.1 Шина з трьома станами
Шина з трьома станами нагадує телефонну лінію загального користування, до
якої підключено багато абонентів. Три стан на шині - це стани
високого рівня, низького рівня і високого імпедансу. Стан високого
імпедансу дозволяє пристрою або процесору відключитися від шини і не впливати на
рівні, що встановлюються на шині іншими пристроями або процесорами. Таким
чином, тільки один пристрій є провідним на шині. Керуюча логіка
активізує в кожен конкретний момент тільки один пристрій, яке
ставати провідним. Коли пристрій активізовано, воно поміщає свої дані
на шину, всі ж інші потенційні провідні переводяться в пасивне
стан.
До шині може бути підключено багато прийомних пристроїв одержувачів. Зазвичай дані
на шині призначаються тільки для одного з них. Поєднання керуючих і
адресних сигналів, визначає для кого саме. Керуюча логіка збуджує
спеціальні стробірующіе сигнали, щоб вказати одержувачу коли йому слід
приймати дані. Одержувачі і відправники можуть бути односпрямованим (тобто
здійснювати тільки або передачу, або прийом) і двонаправленими (здійснювати
і те і інше). Шинна (магістральна) організація набула широкого
розповсюдження, оскільки в цьому випадку всі пристрої використовують єдиний
протокол сполучення модулів центральних процесорів і пристроїв введення-виведення з
допомогою трьох шин.
3.2 Типи шин
Сполучення з центральним процесором здійснюється за допомогою трьох шин: шини
даних, шини адрес і шини управління. Шина даних служить для пересилання даних
між ЦП і пам'яттю або ЦП і пристроями вводу-виводу. Ці дані можуть
являти собою як команди ЦП, так і інформацію, яку ЦП посилає в порти
вводу-виводу або приймає звідти. У МП 8088 шина даних має ширину 8
розрядів. У МП 8086, 80186, 80286 ширина шини даних 16 розрядів; в МП 80386 -
32 розряду.
Шина адрес використовується ЦП для вибору необхідної комірки пам'яті або пристрою
введення-виведення шляхом установки ан шині конкретної адреси, що відповідає одній
з комірок пам'яті або одного з елементів введення-виведення, що входять в систему.
Нарешті по шині управління передаються керуючі сигнали, призначені
пам'яті та пристроїв введення-виведення. Ці сигнали вказують напрямок передачі
даних (у ЦП або з ЦП), а також моменти передачі.
Магістральна організація передбачається, як правило, наявність керуючого модуля,
який виступає в ролі директора розпорядника при обміні даними. Основне
призначення цього модуля - організація передачі слова між двома іншими
модулями.
3.3 Операції на магістралі
Операція на системній магістралі починається з того, що керуючий модуль
встановлює на шині кодове слово модуля відправника і активізує лінію
стробі відправника. Це дозволяє модулю, кодове слово якого встановлено на
шині, зрозуміти, що він є відправником. Потім керуючий модуль
встановлює на кодове слово модуля - одержувача і активізує лінію стробі
одержувача. Це дозволяє модулю, кодове слово якого встановлено на шині,
зрозуміти, що він є одержувачем.
Після цього керуючий модуль збуджує лінію стробі даних, у результаті чого
вміст регістру відправника пересилається в регістр одержувача. Цей крок
може бути повторений будь-яке число раз, якщо потрібно надіслати багато слів.
Дані пересилаються від відправника одержувачу у відповідь на імпульс, що порушується
керуючим модулем на відповідній лінії стрибає. При цьому передбачається,
що до моменту появи імпульсу стрибає в модулі - відправника дані
підготовлені до передачі, а модуль - отримувач готовий прийняти дані. Така
передача даних носить назву синхронної (синхронізованою).
Що відбудеться, якщо модулі що беруть участь в обміні (один або обидва), можуть
передавати або приймати дані тільки за певних умов? Процеси на
магістралях можуть носити асинхронний (несінхронізірованний) характер. Передачу
даних від відправника одержувачу можна координувати з допомогою ліній стану,
сигнали на яких відображають умови роботи обох модулів. Як тільки модуль
призначається відправником, він бере контроль над лінією готовності
відправника, сигналізуючи з її допомогою про свою готовність приймати дані.
Модуль, призначений одержувачем, контролює лінію готовності одержувача,
сигналізуючи з її допомогою про готовність приймати дані.
При передачі даних повинні дотримуватися дві умови. По-перше, передача
здійснюється лише в тому випадку, якщо одержувач і відправник сигналізують про
свою готовність. По-друге, кожне слово має передаватися один раз. Для
забезпечення цих умов передбачається певна послідовність
дій при передачі даних. Ця послідовність має назву протоколу.
Відповідно до протоколу відправник, підготувавши нове слово, інформує про
це одержувача. Одержувач, прийнявши чергове слово, інформує про це
відправника. Стан ліній готовність у будь-який момент часу визначає
дії, які повинні виконувати обидва модулі.
Кожен крок в передачі даних від однієї частини системи до іншої називається циклом
магістралі (або часто машинним циклом). Частота цих циклів визначається
тактовими сигналами ЦП. Загальна тривалість циклу магістралі пов'язана з частотою
тактових сигналів. Типовими є тактові частоти 5, 8, 10 і 16 МГц.
Найбільш сучасні схеми працюють на частоті до 24 Мгц.
3.4 Порти введення-виведення
Адресний простір вводу-виводу організовано у вигляді портів. Порт представляє
собою групу ліній введення-виведення, за якими відбувається паралельна передача
інформації між ЦП і пристроєм вводу-виводу, зазвичай по одному біту на лінію.
Число ліній у порту найчастіше збігається з розміром слова, характерним для
даного процесора. Вхідний порт найчастіше організовується у вигляді сукупності
логічних вентилів, через які вхідні сигнали надходять на лінії системної
шини даних. Вихідний порт реалізується у вигляді сукупності тригерів, в яких
зберігаються сигнали, зняті з шини даних.
Якщо в передачі інформації бере участь процесор, той напрямок потоку вхідної і
вихідної інформації прийнято розглядати щодо самого процесора.
Вхідний порт - це будь-яке джерело даних (наприклад, реєстр), який
виборчим чином підключається до шини даних процесора і посилає слово
даних у процесор. Навпаки, вихідний порт являє собою приймач даних (
наприклад, реєстр), який виборчим чином підключається до шини даних
процесора. Будучи обраний, вихідний порт приймає слово даних з
мікропроцесора.
Процесор повинен мати можливість координувати швидкість своєї роботи з
швидкістю роботи зовнішнього пристрою, з яким він обмінюється інформацією. В
Інакше може вийти, що вхідний порт почне пересилати дані ще
до того як, процесор їх зажадає, і процес пересилання даних накладеться на
якийсь інший процес у ЦП. Як уже зазначалося, ця координація роботи двох
пристроїв носить назву "рукостискання", або квітірованія.
Тепер детальніше зупинимося на режимах роботи портів вводу-виводу. Існують
три види взаємодії процесора з портами вводу-виводу: програмне
управління, режим переривань і прямого доступу до пам'яті (ПДП).
Програмно-керований ввід-висновок ініціюється процесором, який виконує
програму, що управляє роботою зовнішнього пристрою. Режим переривань відрізняється
тим, що ініціатором введення-виведення є зовнішній пристрій. Пристрій,
підключений до висновку переривань процесора, підвищує рівень сигналу на цьому
висновку (або залежно від типу процесора знижує його). У відповідь процесор,
закінчивши виконання поточної команди, зберігає вміст програмного лічильника
у відповідному стеку і переходить на виконання програми, що називається
програмою обробки переривань, щоб завершити передачу даних.
ПДП теж ініціюється пристроєм. Передача даних між пам'яттю і пристроєм
вводу-виводу здійснюється без втручання процесора. Як правило, для
організації ПДП використовуються контролери ПДП, виконані у вигляді інтегральних
схем.
3.5 Уніварсальний синхронно-асинхронний
приймач-
Мікропроцесор взаємодіє з періфірійнимі пристроями, які приймають і
передають дані в послідовній формі. У процесі цієї взаємодії
процесор повинен виконувати перетворення паралельного коду в послідовний,
а також послідовного в паралельний.
Найчастіше пересилання даних між процесором і периферійними пристроями
виконуються асинхронно. Іншими словами, пристрій може передавати дані в
будь-який момент часу. Якщо дані не передаються, пристрій посилає просто біти
маркера, звичайно високий рівень сигналу, що дає можливість негайно
виявити будь-який розрив ланцюга передачі. Якщо пристрій готовий передавати дані,
передавач посилає нульовий біт, що позначає початок посилки. За цим нульовим
бітом слідують дані, потім біт парності і, нарешті, один або два стоп-біти.
Закінчивши передачу, відправник продовжує посилати високий рівень сигналу в
знак того, що дані відсутні.
Для зручності проектування інтерфейсу процесора з пристроями
послідовного вводу-виводу (як синхронними, так і асинхронними) розроблені
мікросхеми універсальних синхронно-асинхронних прийомопередавачів (УСАПП). В
склад УСАПП входять функціонують незалежно секції приймача-передавача.
УСАПП укладений у корпус із 40 висновками і є дуплексним пристроєм (тобто
може передавати і приймати одночасно). Він виконує логічне
форматування посилок. Для підключення УСАПП можуть знадобитися додаткові
схеми, однак немає необхідності в загальному тактовою генераторі, синхронізує
УСАПП і той пристрій, з яким встановлено зв'язок. У передавачі УСАПП
передбачена подвійна буферизація, тому наступний байт даних може
прийматися з процесора, як тільки поточний байт підготовлений для передачі.
Випускаються мікросхеми УСАПП зі швидкостями передачі до 200 Кбод. Швидкість роботи
передавача і приймача (не обов'язково однакові)встановлюються за допомогою
зовнішніх генераторів, частота яких повинна в 16 разів перевищувати потрібної
швидкість передачі. Сигнали від зовнішніх генераторів надходять на окремі
тактові входи приймача і передавача.
Зазвичай і мікропроцесор, і пристрої введення-виведення підключаються до своїх УСАПП
паралельно. Тим УСАПП діє послідовний зв'язок (наприклад за стандартом
RS-232C).
4. MULTIBUS
Структура магістралі, що забезпечує створення пари всіх апаратних засобів,
є найважливішим елементом обчислювальної системи. Магістраль дозволяє
численним компонентів системи взаємодіяти один з одним. Крім того,
в структуру магістралі закладені можливості порушення переривань, ПДП, обміну
даними з пам'яттю і пристроями вводу-виводу і т. д.
Магістраль загального призначення MULTIBUS фірми Intel є
комунікаційний канал, що дозволяє координувати роботу найрізноманітніших
обчислювальних модулів. Основою координації служить призначення модуля системи
MULTIBUS атрибутів ведучого і веденого.
4.1 Магістралі MULTIBUS I/II.
Одним з найбільш важливих елементів обчислювальної системи є структура
системної магістралі, що здійснює пару всіх апаратних засобів.
Системна магістраль забезпечує взаємодію один з одним різних
компонентів системи та спільне використання системних ресурсів. Остання
обставина грає важливу роль в істотному збільшенні продуктивності
всієї системи. Крім того, системна магістраль забезпечує передачу даних з
участю пам'яті та пристроїв вводу-виводу, прямий доступ до пам'яті і порушення
переривань.
Системні магістралі зазвичай виконуються таким чином, що збої що проходять в
інших частинах системи, не впливають на їх функціонування. Це збільшує загальну
надійність системи. Прикладами магістралей загального призначення є
запропоновані фірмою Intel архітектури MULTIBUS I і II, що забезпечують
комунікаційний канал для координації роботи найрізноманітніших обчислювальних
модулів.
MULTIBUS I і MULTIBUS II використовують концепцію "ведучий-ведений". Провідним
є будь-який модуль, що володіє засобами управління магістраллю. Ведучий з
допомогою логіки доступу до магістралі захоплює магістраль, потім генерує
сигнали управління та адреси і самі адреси пам'яті або пристрою вводу-виводу.
Для виконання цих дій провідний обладнується або блоком центрального
процесора, або логікою, призначеної для передачі даних по магістралі до
місць призначення і від них. Підпорядкованому - це модуль, декодуючі стан
адресних ліній і діє на підставі сигналів, отриманих від провідних;
ведений не може керувати магістраллю. Процедура обміну сигналами між провідним
і веденим дозволяє модулів різного швидкодії взаємодіяти через
магістраль. Ведучий магістралі може скасувати дії логіки управління
магістраллю, якщо йому необхідно гарантувати для себе використання циклів
магістралі. Така операція має назву "блокування" магістралі; вона
тимчасово запобігає використання магістралі іншими провідними.
Іншою важливою особливістю магістралі є можливість підключення багатьох
провідних модулів з метою освіти багатопроцесорних систем.
MULTIBUS I дозволяє передати 8 - і 16 розрядні дані та оперувати з адресами
довжиною до 24 розрядів.
MULTIBUS II сприймає 8 -, 16 - і 32-розрядні дані, а адреси довжиною до 32
розрядів. Протоколи магістралей MULTIBUS I і II докладно описані в документації
фірми Intel, яку слід ретельно вивчити перед використанням цих
магістралей в якій - небудь системі.
4.2 MULTIBUS I
MULTIBUS I фірми Intel представляє собою 16-розрядну багатопроцесорну
систему, узгоджується зі стандартом IEEE 796.
4.3 Приклад інтерфейсу магістралі MULTIBUS I
Один зі способів організації взаємодії між МП 80386 і магістраллю
MULTIBUS I полягає в генерації всіх сигналів MULTIBUS I c допомогою
програмованих логічних матриць (ПЛМ) і схем ТТЛ. Простіше використовувати
інтерфейс, сумісний з МП 80286. Основні риси цього інтерфейсу описані нижче.
Інтерфейс магістралі MULTIBUS I складається з сумісного з МП 80286 арбітра
магістралі 82288. Контролер може працювати як в режимі локальної магістралі,
так і в режимі MULTIBUS I; резистор на вході МВ схеми 82288, підключений до
джерела живлення, активізує режим MULTIBUS I. Вихідний сигнал MBEN
дешифратора адреси на ПЛМ служить сигналом вибору обох мікросхем 82288 і 828289.
Сигнал AEN # з виходу 82289 відкриває виходи контролера 82288.
Взаємодія між процесором 80386 і цими двома пристроями здійснюється
за допомогою ПЛМ, в які записані програми генерації та перетворення
необхідних сигналів. Арбітр 82289 разом з арбітрами магістралі інших
обчислювальних підсистем координує керування магістраллю MULTIBUS I,
забезпечуючи управляючі сигнали, необхідні для отримання доступу до неї.
У системі MULTIBUS I кожна обчислювальна підсистема претендує на
використання загальних ресурсів. Якщо підсистема запитує доступ до магістралі,
коли інша система вже використовує магістраль, перша підсистема повинна чекати
її звільнення. Логіка арбітражу магістралі управляє доступом до магістралі
всіх підсистем. Кожна обчислювальна підсистема має власний арбітр
магістралі 82289. Арбітр підключає свій процесор до магістралі і дозволяє
доступ до неї провідним з більш високим або більш низьким пріоритетом відповідно
із заздалегідь встановленою схемою пріоритетів.
Можливі два варіанти процедури управління заняттям магістралі: з
послідовним і паралельним пріоритетом. Схема послідовного пріоритету
реалізується шляхом з'єднання ланцюжком входів пріоритету магістралі (BPRN #) і
виходів пріоритету магістралі (BPRO #) всіх арбітрів магістралі в системі.
Затримка, що виникає при такому з'єднанні, обмежує число підключаються
арбітрів. Схема паралельного пріоритету вимагає наявності зовнішнього арбітра,
який приймає вхідні сигнали BPRN # від всіх арбітрів магістралі і
повертає активний сигнал BPRО # запитуючій арбітрові з максимальним
пріоритетом. Максимальне число арбітрів, які беруть участь у схемі з паралельним
пріоритетом, визначається складністю схеми дешифрування.
Після завершення циклу MULTIBUS I арбітр, що займає магістраль, або продовжує
її утримувати, або звільняє з передачею іншому арбітру. Процедура
звільнення магістралі може бути різною. Арбітр може звільняти
магістраль у кінці кожного циклу, утримувати магістраль до тих пір, поки не буде
обов `язковою, провідним з вищим пріоритетом, або звільняти магістраль при
надходження запиту від ведучого з будь-яким пріоритетом.
Система MULTIBUS I з 24 лініями адреси і 16 лініями даних. Адреса системи
розташовані в діапазоні 256 кбайт (між F00000H і F3FFFFH), причому використовуються
всі 24 лінії. 16 ліній даних представляють молодшу половину (молодші 16
розрядів) 32разрядной шини даних МП 80386. Адресні розряди MULTIBUS I
нумеруються в шеснадцатерічной системі; А23-А0 У МП 80386 стають ADR17 # -
ADR0 # в системі MULTIBUS I. Інвертують адресні фіксатори порозрядної
перетворюють вихідні сигнали адреси МП 80386 в адресні сигнали з низьким
активним рівнем для магістралі MULTIBUS I.
Дешифратор адреси. Система MULTIBUS I звичайно включає і загальну, і локальну
пам'ять. Пристрої вводу-виводу (УВВ) також можуть бути розташовані як на
локальної магістралі, так і на MULTIBUS I. Звідси випливає, що: 1) простір
адрес МП 80386 повинно бути розділене між MULTIBUS I та локальної магістраллю
і 2) повинен використовуватися дешифратор адрес для вибору однієї з двох
магістралей. Для вибору магістралі MULTIBUS I потрібні два сигнали:
1. Сигнал дозволу MULTIBUS I (MBEN) служить сигналом вибору контролера
магістралі 82288 і арбітра магістралі 82289 у схемі сполучення з MULTIBUS I.
Інші виходи ПЛМ дешифратора служать для вибору пам'яті і УВВ на локальній
магістралі.
2. Для забезпечення 16-розрядного циклу магістралі процесора 80386 має бути
повернутий активний сигнал розміру шини BS16 #. До рівняння ПЛМ, що описує
умови збудження сигналу BS16 #, можуть бути додані додаткові члени для
інших пристроїв, які потребують 16-розрядної шини.
Ресурси введення-виведення, підключені до магістралі MULTIBUS I, можуть бути
відображені на окремий простір адрес вводу-виводу, незалежних від
фізичного розташування пристроїв на магістралі I, або відображені на
простір адрес пам'яті МП 80386. Адреса УВВ, відображених на простір
пам'яті, повинні декодувати для порушення правильних команд вводу-виводу.
Це декодування має здійснюватися для всіх звернень до пам'яті, що потрапляють
в область відображення адрес вводу-виводу.
Адресні фіксатори і приймач даних. Адреса у всіх циклах магістралі
повинен фіксуватися, тому що за протоколом MULTIBUS I на адресних входах
повинен утримуватися достовірний адреса принаймні 50 нс після того, як
команда MULTIBUS I стає пасивною. Сигнал дозволу адреси (AEN #) на
вихід арбітра магістралі 82289 стає активним, як тільки арбітр отримує
керування магістраллю MULTIBUS I. Сигнал AEN # діє як дозволяє для
фіксаторів MULTIBUS
Розряди даних MULTIBUS I нумеруються в шістнадцятковій системі, так що D15-D0
перетворюється на DATF #-DAT0 #. Інвертують фактори і приймач
виробляють низький активний рівень для магістралі MULTIBUS I. Дані
фіксуються тільки в циклах запису. Під час циклу запису адресними фіксаторами
і фіксаторами - приймача даних управляють вхідні сигнали ALE #, DEN і
DT/R # від контролера 82288. У циклах читання фіксатори - приймач
управляються сигналом локальної магістралі RD #. Якщо при використанні сигналу
DEN за локальним циклом запису негайно піде цикл читання MULTIBUS I, на
локальної магістралі МП 80386 виникне конфліктна ситуація.
4.4 Магістраль розширення введення-виведення iSBX
Магістраль iSBX незалежна від типу процесора або плати. Кожен інтерфейс
розширення безпосередньо підтримує до 8-розрядних портів вводу-виводу.
За допомогою відомих процесорів або процесорів з плаваючою точкою
забезпечується розширення адресних можливостей. Крім того, кожен інтерфейс
розширення можетпрі необхідності підтримувати канал ПДП зі швидкістю передачі
до 2 Мслов/с
Магістраль iSBX включає два основних елементи: базову плату і модуль
розширення. Базова плата - це будь-яка плата з одним або декількома інтерфейсами
розширення вводу-виводу (коннекторами), що задовольняють електричним і
механічним вимогам специфікації Intel. Природно, базова плата завжди
є провідним пристроєм, вона генерує всі адреси, сигнали вибору і
команди.
Модуль розширення магістралі iSBX є невеликою
спеціалізовану плату введення-виведення, підключену до базової плати. Модуль
може мати одинарну або подвійну ширину. Призначення модуля розширення -
перетворення протоколу основній магістралі до протоколу конкретного пристрою
вводу-виводу.
Розширення функцій, реалізованих кожній системній платою, підключеного до
магістралі MULTIBUS I, підвищує продуктивність системи, тому що для
доступу до таких резидентним функцій не потрібно арбітраж магістралі.
4.5 Багатоканальний магістраль
Багатоканальний магістраль є спеціалізований електричний і
механічний протокол, що діє як складова частина системи MULTIBUS I. Ця
магістраль призначена для швидкісної блокової пересилання даних між системою
MULTIBUS I та взаємопов'язаними перефірійнимі пристроями. У тих випадках, коли
потрібно пересилати групу байтів або слів, розташованих (або диспонуємо)
по послідовним адресами, протокол блокової пересилання даних зменшує
непродуктивні втрати. Передача здійснюється в асинхронному режимі з
використанням протоколу підтверджень і з перевіркою парності, що забезпечує
правильність передачі даних.
Поліпшенню характеристик системи MULTIBUS I сприяє зменшення впливу на її
продуктивність обладнання пакетного типу. Потоки даних від пакетних
пристроїв можуть використовувати інтерфейс загального призначення. Протокол
багатоканальної магістралі спеціально пристосований для пакетних пересилань
данних.Максімальний виграш в продуктивності виходить при використанні
двупортовий пам'яті з доступом як з боку багатоканальної магістралі, так і
з боку інтерфейсу MULTIBUS I.
4.6 Магістраль локального розширення iLBX
Магістраль iLBX призначена для безпосередніх швидкісних передач даних
між ведучими і відомими і забезпечує: 1) максимум два ведучих на магістралі,
що спрощує процедуру арбітражу; 2) асинхронний по відношенню до передачі даних
арбітраж магістралі; 3) мінімум два і максимум п'ять пристроїв, пов'язаних з
магістраллю; 4) ведені пристрої, які визначаються як ресурси пам'яті з байтове
адресацією, і 5) ведені пристрої, функції яких безпосередньо
контролюються сигналами ліній магістралі iLBX.
Збільшення локальних (на платі) ресурсів пам'яті високопродуктивного
процесора покращує характеристики всієї системи. Що стосується інших спеціальних
функцій, то наявність на процесорній платі пам'яті підвищує продуктивність,
оскільки процесор може адресувати безпосередньо, не чекаючи результатів
арбітражу магістралі. З іншого боку, в силу просторових обмежень на
процесорній платі вдається розмістити пам'ять лише невеликого обсягу. Магістраль
iLBX дозволяє знизити ці просторові обмеження. При використанні
магістралі iLBX немає необхідності в розміщенні додаткової пам'яті на
процесорній платі. Вся пам'ять (ємністю до декількох десятків Мбайт),
адресується процесором, доступна через магістраль iLBX і представляється
процесору, розміщеної на процесорній платі. Наявність в системі пам'яті двох
портів одного для обміну з магістраллю iLBX, а іншого для обміну з магістраллю
MULTIBUS I - робить доступною цю пам'ять інших компонентів системи. До
магістралі iLBX можна підключити до п'яти пристроїв. У число пристроїв повинні
входити первинний ведучий і один ведений. Інші три пристрої не є
обов'язковими. Первинний провідний управляє магістраллю iLBX і організує доступ
вторинного ведучого до ресурсів веденої пам'яті. Вторинний ведучий, якщо він є,
надає додаткові можливості доступу до веденим ресурсів по
магістралі iLBX.
4.7 MULTIBUS II
Архітектура системи MULTIBUS II є процесорний-незалежною. Вона відрізняється
наявністю 32-розрядної паралельної системною магістраллю з максимальною
швидкістю передачі 40 Мбайт/с, недорогий послідовної системної магістралі і
швидкодіючої локальної магістралі для доступу до окремих плат пам'яті.
MULTIBUS II включає п'ять магістралей Intel: 1) локального розширення (iLBX II),
2) багатоканального доступу до пам'яті, 3) паралельну системну (iPSB), 4)
послідовну системну (iSSB) і 5) паралельну розширення введення-виведення
(iSBX).
Структура з декількома магістралями має переваги перед одномагістральной
системою. Зокрема кожна магістраль оптимізована для виконання
певних функцій, а операції на них виконуються паралельно. Крім того,
магістралі, які не використовуються в конкретній системі, можуть бути виключені з її
архітектури, що рятує від невиправданих витрат. Три магістралі з
перерахованих коротко описані нижче.
4.7.1 Паралельна системна магістраль iPSB.
Паралельна системна магістраль iPSB використовується для міжпроцесорних
пересилань даних і взаємозв'язку процесорів. Магістраль підтримує пакетну
передачу з максимальною постійною швидкістю 40 Мбайт/с.
Зв'язковий магістралі представляє собою плату, яка об'єднує функціональну
підсистему. Кожен зв'язковий магістралі повинен мати засоби передачі даних
між МП 80386, його регістрами межз'єднань і магістраллю iPSB. Магістраль iPSB
представляє до?? ждому зв'язного магістралі чотири простору адрес: 1)
звичайного введення-виведення, 2) звичайної пам'яті 3) простір пам'яті об'ємом до 255
адрес для передачі повідомлень і 4) простір межз'єднань. Остання
забезпечує графічну адресацію, при якій ідентифікація зв'язкового
магістралі (плати) здійснюється за номером позиції, на якій встановлена
плата. Оскільки МП 80386 має доступ тільки до просторів пам'яті або
вводу-виводу, простору повідомлень і межз'єднань Ви бажаєте бачити на
перші два простору.
Операції на магістралі iPSB здійснюються у вигляді трьох циклів магістралі.
Цикл арбітражу визначає наступного власника магістралі. Цей цикл складається з
двох фаз: фази прийняття рішення, на якій визначається пріоритет для
управління магістраллю, і фази захоплення, коли зв'язковий з найвищим пріоритетом
починає цикл пересилання.
Другий цикл магістралі iPSB - цикл пересилання, реалізує пересилання даних між
власником і іншим зв'язковим. Третій цикл iPSB - цикл виключення, вказує на
збудження виключення протягом циклу пересилання.
4.7.2 Магістраль локального розширення iLBX II
Магістраль локального розширення iLBX II є швидкодіючої магістраллю,
призначеної для швидкого доступу до пам'яті, розташованої на окремих
платах. Одна магістраль iLBX II підтримує або два процесорні підсистеми
плюс чотири підсистеми пам'яті, або одну процесорну підсистему плюс п'ять
підсистем пам'яті. При необхідності мати великий об'єм пам'яті система MULTIBUS
II може включати більше однієї магістралі iLBX II. У системі на базі МП 80386 з
тактовою частотою 16 МГц типовий цикл доступу iLBX вимагає 6 циклів очікування.
Для магістралі iLBX характерні 32-розрядна шина даних і 26-розрядна шина
адрес. Оскільки ці шини розділені, виникає можливість конвеєрних
операцій у циклі пересилання. До додаткових особливостей магістралі iLBX
відносяться: 1) однонаправлений підтвердження при швидкій пересилання даних, 2)
простір межз'єднань (для кожного зв'язкового магістралі), через яке
первинний запитувач зв'язковий ініціалізує і налаштовує всіх інших
зв'язкових магістралі, і 3) засіб взаємного виключення, що дозволяє управляти
багатопортовий пам'яттю.
4.7.3 Послідовна магістраль iSSB
Щодо дешева послідовна системна магістраль iSSB може
використовуватися замість паралельної системної магістралі iPSB в тих випадках,
коли не потрібна висока продуктивність останньої. Магістраль iSSB може
містити до 32 зв'язкових магістралі, розподілених на довжині максимум 10 м.
Управління магістраллю ведеться за допомогою стандартного протоколу множинного
доступу з опитуванням несучої та врегулюванням конфліктів (CSMA/CD). Зв'язкові магістралі
використовують цей протокол для передачі даних у міру своєї готовності. У разі
одночасного ініціювання передачі двома або декількома зв'язними вступає в