Проектування обчислювального пристрою
1. Алгоритм роботи процесора
1.1 Вибір та обгрунтування алгоритму
Для зручності проектування обчислювального пристрою необхідно розробити
алгоритм. Обчислювальний процес розбивається на кроки, кожен крок зображується в
вигляді блоку, а весь обчислювальний процес у вигляді послідовності блоків.
Виходячи з заданого критерію проектування виберемо алгоритм роботи процесора,
при якому повинно забезпечуватися максимальну швидкодію, слід зазначити,
що графічне зображення алгоритму має точно і чітко відображати
обчислювальний процес, будучи наочним способом документування процесу
опису вирішення завдання за допомогою процесора. Таким чином, при виконанні
арифметичних або логічних операцій, а також при використанні індексного АЛУ
дані в регістри заноситимуться одночасно, це забезпечується за рахунок
наявності двох портів при обігу та при зчитуванні з РОН. За рахунок такого
фактору значно підвищується швидкодія роботи процесора. Відзначимо також,
тому що при проектуванні використовуються два керуючих автомата, то
функціонування процесора буде приведено на двох схемах алгоритму-поділ
для логічних і арифметичних операцій виконуваних АЛУ і для решти
функціонування
1.2 Технічний опис алгоритму
При початку функціонування процесора виробляється установка в нульове
стан лічильника стека - дно стека, установка лічильника команд в початкове
стан рівне 1610, тобто перша команда буде обрана з ОЗУ за адресою 1610.
На регістр адреси ОЗП засилається значення адреси СТК і за цією адресою
вибирається і пересилається команда в старші 16 розрядів RGbuf, інкремент СТК
(операторна вершина F12). Після збільшення лічильника команд йде перевірка на
максимальне значення, при максимумі виставляється прапорець і відбувається перехід на
Остання. Далі виробляється довиборка команди вмладшіе розряди аналогічним
шляхом. Команда пересилається в RGK, відбувається дешифрування команди і виробляється
формування виконавчого адреси.
Команди формату RX.
Для формату RX перевіряються на нуль поля Rb і Rx, у разі рівності нулю на
RGadr пересилається значення поля D (операторна вершина X15) і А2ісп буде
сформований.
У разі Rb = 0, то на RG2IALU засилається операнд з РОН, адреса якого вказана
по полю Rx в RGK (операторна вершина АB18), провадиться складання даного
регістра і зміщення D. За наявності переповнення виставляється прапорець і процесор
переходить в режим Остання, інакше отримуємо А2ісп в RGadr.
У разі Rx = 0, то на RG1IALU засилається операнд з РОН, адреса якого вказана
по полю Rb в RGK (операторна вершина Y17), провадиться складання даного
регістра і зміщення D. За наявності переповнення виставляється прапорець і процесор
переходить в режим Остання, інакше отримуємо А2ісп в RGadr.
У разі Rb № 0 і Rx № 0, то на RG1IALU заноситься значення РОН, адреса якого
береться з поля Rb, а на RG2IALU заноситься значення РОН, адреса якого береться
по полю Rx (операторна вершина M17). У RGadr підсумовуються вміст регістрів
(операторна вершина M18) і при відсутності переповнення відбувається складання
отриманої суми зі значенням поля D, таким чином, отримуємо А2ісп.
Після формування виконавчого адреси, дані для виконання операцій
видаються на шини, а потім заносяться у відповідні регістри АЛУ (операторна
вершина АE45), далі відбувається дешифрування коду операції 3 і 4 біта для
визначення конкретного типу операції.
Операнди представлені в додатковому коді.
Додавання.
Виконується складання вмісту регістрів АЛП із записом результату в RGres. При
наявності переповнення виставляється відповідний прапорець у RGf і процесор
переходи в режим остання. При відсутності переповнення виставляється прапорець,
що говорить про позитивному або негативному значенні даних, а також перевіряється
умова на нульовий результат (операторна вершина E19) з виставленням
відповідного прапорця. Після цього результат видається на шину і потім
заноситься до відповідного РОН (операторна вершина D22).
Вирахування.
Операція віднімання замінюється операцією додавання, однак, другий доданок
інвертується, а на суматор подається вхідний перенос (операторна вершина K11).
Так як операція зводиться до додавання, подальші дії повторюються в порядку
вищезгаданій починаючи з перевірки на переповнення.
Множення.
При збільшенні лічильник циклів встановлюється в значення рівне 3110 і в нуль
встановлюється RGres (операторна вершина AA8). Молодший розряд RG1ALU -
множник перевіряється на рівність одиниці. При рівності підсумовується значення-
множене зі значенням регістра результату. Далі, а також і при рівності нулю
молодшого розряду множника відбувається зрушення вправо на один розряд RG1ALU і RGres
(операторна вершина Y14). Потім перевіряється значення лічильника циклів на
рівність нулю, при відсутності нуля повторюється цикл з операторної вершини AA11.
При установці лічильника циклів в нульове стан перевіряється умова на
позитивне або негативне значення множника, якщо множник негативне
число, то твір чисел додаткового коду виходить додатком
поправки до твору додаткових кодів співмножників (поправка -
проінвертіруемое множене і подача на суматор вхідного перенесення). Після
виконання множення результат необхідно округлити (операторна вершина Y21), до
значенням результату додається раніше Зсунутий молодший 32 розряд.
Команди формату RS.
Логічні операції.
RGadr завантажується вмістом поля RGK (8:31), адреса передається на регістр адреси
ОЗУ, за яким на буферний регістр заносяться дані, спочатку старші, а потім
молодші розряди. У RG1ALU заносяться дані з буфера, а на RG2ALU заносяться
дані з РОН (РОН вибирається по полю R1), операнди з буфера і з РОН видаються
на шини ШД0 і ШД1, а потім вже безпосередньо в регістри індексного АЛП -
операторна вершина АР18. Далі дешифрування 3 і 4 біта коду операції.
Після дешифрування виконуються логічні операції І (операторна вершина T4), АБО
(операторна вершина Z4) і складання за модулем два (операторна вершина AG4).
Кожна операція при завершенні перевіряється на рівність результату нульового
значенням, потім вміст RGres переноситься у відповідний РОН через шину
даних.
Запис.
По даній команді робиться запис з РОН, адреса якого вказана в полі R1, в
ОЗУ [Adr].
У СТadr заноситься адреса комірки пам'яті. У регістр буфера з РОН пересилається
операнд, потім з СТadr вміст пересилається в регістр адреси ОЗП, а в
регістр слова ОЗУ пересилаються старші 16 розрядів (вершина M37), СТadr
збільшується на одиницю, перевіряється на максимальне значення. При відсутності
максимуму в ОЗУ передаються молодші 16 розрядів (M46). При повному заповненні
СТadr, виставляється прапорець про переповнення і перехід на останню.
Завантаження.
Завантаження операнда проводиться з комірки ОЗП за адресою, яку Ви додали в регістр
адреси ОЗП з CTadr (вершина Т37) в один з РОН. Завантаження проводиться через
буферний регістр (вершина Т40) спочатку старших, а потім молодших розрядів. З
буфера 32 розрядний операнд передається в РОН, адреса якого вказана по полю R1
(операторна вершина Т51).
Команди формату S.
Умовний перехід по прапору.
Аналізується прапор Z, що характеризує нульове значення результату, прапор
виробляється в АЛП. При наявності цього прапорця в СТК заноситься адреса переходу
(вершина В34), взятий по полю Adr з RGK. В іншому випадку перехід на початок.
Безумовний перехід з поверненням.
Для виконання цієї команди використовується стек, що знаходиться в ОЗУ. Покажчиком
стека є СТST. При отриманні КОП цієї команди СТК заноситься в буферний
регістр (вершина F33). Вміст СТST заноситься в регістр адреси ОЗП, а старші
розряди RGbuf заносяться в регістр слова ОЗП (вершина F36). СТST збільшується на
одиницю, перевіряється на переповнення і за відсутності його відбувається повтор,
починаючи з заносу вмісту СТST в регістр адреси ОЗП (операторна вершина
F46). СТST збільшується на одиницю, перевіряється на переповнення, за відсутності
переповнення в лічильник команд заноситься адреса переходу, взятий з RGK по полю
Adr [5:28].
Зупинка.
При перевірці 0-го розряду КОП і рівність його одиниці виставляється в одиничне
стан тригер END (вершина C26) і процесор закінчує обробку програм.
2. СТРУКТУРНА ЕЛЕКТРИЧНА СХЕМА ЦЕНТРАЛЬНОЇ ЧАСТИНИ ЕОМ
2.1 Вибір і обгрунтування структурної електричної схеми
Для побудови схем інших типів, а також для загального ознайомлення з виробом
необхідна структурна електрична схема. Визначається основний склад
центральної частини ЕОМ. Особливостями розробки процесора: будуть використані
регістри загального призначення з доступом по двох портів (один порт тільки на
читання), використовуються два пристрої управління з програмованої логікою (загальна
УУ і місцевий керуючий автомат для АЛП). Центральна частина (ОЗУ + ЦП) також
містить АЛУ, ІАЛУ, RGK, CTK, CTST, RGbuf.
2.2 Технічний опис структурної електричної схеми
До складу центральної частини ЕОМ, представленої на структурній схемі входять
наступні компоненти:
Арифметико-логічний пристрій складається з двох регістрів для прийому та фіксації
вихідних операндів RG1ALU і RG2ALU, причому RG2ALU має крім прямих висновків
також інверсні виходи, суматора для виконання арифметичних операцій,
регістра результату RGALURES. RG1ALU і RG2ALU є зсувне. Містяться
логічні елементи для виконання операцій І, АБО, що виключає АБО. CTsycl
служить для рахунку циклів при операції множення. До складу АЛУ також входять
комбінаційні схеми, які формують прапори про переповнення, про знак і про нульовий
результаті.
RGALURES має 32 розрядом тригер, призначений для округлення результату
при збільшенні.
АЛП містить власний керуючий автомат з програмованої логікою з
регулярної адресацією містить, призначений для формування необхідної
послідовності керуючих сигналів для функціональних вузлів АЛП і
осведомітельних сигналів для загального керуючого пристрою.
RON - регістри загального призначення. Призначені для зберігання даних,
модифікаторів, необхідних для обчислення виконавчого адреси для звернення до
ОЗУ.
УУ - пристрій управління з програмованої логікою з регулярною адресацією.
Формує послідовності керуючих сигналів для всіх функціональних вузлів
процесора і осведомітельних сигналів читання і запису для ОЗУ.
СТК - лічильник адреси команди призначений для обчислення просунутого адреси
команди. Має 22 розряду.
RGK - регістр команд призначений для зберігання виконуваної команди. На своєму
виході має комбінаційні схеми для перевірки неприпустимість 0-го РОН в
як місце зберігання модифікаторів для обчислення виконавчих адрес.
RGbuf - буферний регістр для прийому, 16-бітна ШД, накопичення і видачі на
32-розрядну ШД0 і видачі на ШД1 зворотної дії.
СТST - покажчик стека.
Індексне АЛУ призначене для обчислення виконавчого адреси. Включає два
регістра RG1IALU і RG2IALU для прийому та фіксації модифікаторів з РОН. Суматор
складає вміст регістрів і додає до них зсув надходить відразу з
RGK. Результат записується в регістр адреси. CTadr призначений для прийняття,
зберігання, передачі і при необхідності роботи в рахунковому режимі, адрес на ША,
розрахованих а самому ІАЛУ, прийнятих з RGK.
Всередині процесора є внутрішні шини даних ШД0 і ШД1. Вони призначені
для одночасної видачі в ІАЛУ і в АЛП даних - робота з двупортовий РОН. Це
значно підвищує швидкодію, що забезпечує необхідний критерій
проектування.
3. ФУНКЦІОНАЛЬНА ЕЛЕКТРИЧНА СХЕМА
ПРОЦЕСОРИ
3.1 Вибір та обгрунтування функціональної електричної схеми
Функціональна схема пояснює процеси, що відбуваються в проектований процесорі.
На даній схемі показані функціональні вузли, які беруть участь у процесі, та зв'язку
між цими вузлами. Функціональна схема будується на основі структурної
електричної схеми, і дає можливість для подальшої побудови
принципової електричної схеми як окремого блоку, так і пристрої в
цілому.
З причини того, що необхідно максимальну швидкодію використовується
двупортовий РОН, у зв'язку з цим всередині процесора є дві шини даних ШД0 і
ШД1, причому ШД1 працює тільки на читання.
Тому що ширина вибірки з ОЗУ дорівнює 16 біт, а ширина внутрішньої шини даних 32
розрядна, необхідно використовувати буферний регістр. Для управління в схемі
використовуються два керуючих пристрої, загальне УУ і місцевий УА для АЛП. Для
виконання арифметичних і логічних операцій служить АЛП, для обчислення
адреси призначене індексне АЛП. Для обчислення просунутого адреси служить
CTK, а для роботи зі стеком CTST.
Взаємодія функціональних блоків між собою розглянемо в технічному
описі функціональної електричної схеми.
3.2 Технічний опис функціональної електричної схеми - операційна частина
При надходженні даних на ШД RGbuf записує і накопичує 32 розряду і видає
на ШД0, Ця команда надходить на RGK, КОП надсилається у УУ і на підставі цього
починається робота з певним блоком.
DMX0 пропускає дані на ШД0 або на ШД1.
MUX1 і DC призначені для вибору одного з РОН.
MUX11 і MUX12 потрібні для видачі на одну з шин даних вмісту одного з РОН.
Під час роботи зі стеком включається в роботу CTST, який після ініціалізації
збільшується на одиницю і показує вільну комірку пам'яті. Адреса з нього
надходить на ША, тому що він 4-х розрядний, то старші розряди завжди нулі.
MUX3 пропускає на СТК початковий адресу рівний 1610 або адреса взятий з поля
RGK [5:28]. СТК видає дані на ША і при необхідності на ШД0 через DMX1.
У RG1IALU і RG2IALU дані надходять з двох шин одночасно, з ШД0 і ШД1,
видаються через відповідні мультиплексори на SMIALU.
MUX4 пропускає дані на SMIALU з RG1IALU, з CTadr і з поля RGK [14:31].
MUX5 пропускає дані з RG2IALU і з поля RGK [14:31].
MUX6 приймає дані від суматора IALU, з поля RGK [14:31] та адреси від RGK.
DMX2 видає дані від CTadr і видає на ША або назад на SMIALU, для
продовження операції обчислення виконавчого адреси.
RG1ALU і RG2ALU беруть операнди з двох шин одночасно, з ШД0 і ШД1.
MUX7 і MUX8 передають операнди на SMALU, причому MUX7 пропускає пряме або
інверсне значення RG2ALU, а MUX8 пропускає операнд з RG1ALU або з RGres при
множенні.
MUX9 призначений для управління перенесеннями, що йдуть в SMALU. При відсутності
переносу, пропускається нуль, одиниця пропускається при корекції множення і при
округлення пропускається значення, встановлене в тригері Т.
MUX10 необхідний для пропуску на RGres даних з суматора при виконанні
арифметичних операцій або даних з логік при виконанні логічних операцій
І, АБО, виключає АБО.
RGres і RG1ALU є зсувне регістрами, необхідно при виконанні
множення, причому для збереження знака в RG1ALU при зсуві вправо нульовий розряд
переписується назад на своє місце, а при зсуві RGres для збереження знака,
нульовий розряд переписується з RG2ALU.
DMX3 видає дані з АЛП на ШД0 або назад в АЛП, для виконання подальших
операцій.
Логічні елементи, що стоять на виході RGres і на виході SMALU відповідають за
формування прапорів, що характеризують результат арифметичних і логічних
операцій.
Логічні елементи, що стоять на виході RGK відповідають за формування прапорів,
характеризують 0-й РОН при обчисленні виконавчого адреси.
3.3 Технічний опис функціональної електричної схеми - керуюча частина
Обидва пристрої управління виконані за схемою адресацією з регулярною. У цій
схемою при розгалуженні процесу, одна адреса на одиницю більше, ніж поточний,
друга адреса - довільний. Елементом "обчислюється" адреса, є лічильник СТ1
і Ст2, керований сигналом, що є вхідним для УУ. Залежно від
значення вхідного сигналу лічильник або додає єдиною?? у до значення, яке
зберігалося в лічильнику і було поточним адресою, або завантажується значенням
адреси з керуючої пам'яті. Елемент по модулю 2 дозволяє Інвертувати
значення вхідного сигналу, що полегшує розподіл мікроінструкцій.
MUX2 і MUX13 призначені для пропускання одного з осведомітельних сигналів.
ROM1 і ROM2 - ПЗУ, на які подаються адреси для вибору одного з керуючих
сигналів.
4. Принципова електрична схема
РОН і ІАЛУ
4.1 Вибір і обгрунтування елементної бази
Вибір елементної бази проводиться виходячи з завдання на розробку, тобто
виходячи з основного призначення і критерію на проектування.
Для конкретного вибору елементної бази необхідно розглянути кілька
різних серій. Найбільш широке поширення в сучасній апаратурі
одержали серії мікросхем ТТЛ, ТТЛШ, ЕСЛ і схеми на КМОП-структурах. Досвід
показав, що ці цифрові мікросхеми відрізняються кращими електричними
параметрами, зручні в застосуванні, мають більш високий рівень інтеграції і
володіють великим функціональним різноманітністю. На підставі вищесказаного
складемо порівняльну таблицю деяких електричних параметрів цих серій.
Таблиця 4.1
Найменування параметраТТЛТТЛШЕСЛКМОП
Питома потужність, мВт5-401-1925-700, 0025 на 1 МГц
Затримка розповсюдження сигналу при включенні, нс9-705-201 ,3-2 ,93,5-45
Затримка розповсюдження сигналу при виключенні, нс9-704 ,5-201 ,3-2 ,93,5-45
Діапазон робочих температур, ° С-60 ... +125-60 ... +125-10 ... +75-40 ... 125
Напруга живлення, В5 ± 10% 5 ± 10% -5,2 ± 5% 10 ± 10%
Вихідна напруга низького рівня, В0 ,40,4-0 ,5-0, 81 ...- 1,020,3-2,9
Вихідна напруга високого рівня, В2 ,42,5-1, 62 ...- 1,857,2-8,2
Навантажувальна способность1010-301050
Частота перемикання тригерів, МГцДо35до130до300До125
Завадостійкість, В0 ,40,3-0 ,40,12-0, 151,5
Робота перемикання (Р * t), nДж30-1004-5730-500 ,008-0, 1
Вхідний струм низького рівня, мА-0, 1 ...- 2-0,1 ...- 20,25-3-5 * 10-5
Вхідний струм високого рівня, мА0 ,02-0 ,040,02-0, 050,5 мкА0, 05мкА
Проаналізувавши таблицю і зіставивши дані завданням, можна сказати, що для
курсового проекту віддамо перевагу більш швидкодіючим серіями ТТЛШ і
ЕСЛ, КМОП. Недоліком ЕСЛ є їхня підвищена споживана потужність. Відзначимо
також, що цифрові мікросхеми ТТЛШ залишаються основою побудови обчислювальних
пристроїв, а також ця серія відрізняється найбільшим діапазоном вибору мікросхем.
Широке застосування отримали мікросхеми, в яких використовуються діоди і
транзистори з ефектом Шотки. Використання діодів Шотки дозволило зменшити
споживану потужність і час затримок. Позитивні ТТЛ мікросхем можна
віднести високий рівень схемно-технологічної відпрацьована, і, як наслідок,
високий відсоток виходу придатних мікросхем. Також мікросхем ТТЛШ відрізняє широкий
функціональний набір елементів.
Розглянемо порівняльні характеристики для мікросхем типу ТТЛШ для більш
детального їх вивчення.
Таблиця 4.2
Найменування параметров533, 555530, 53115331531
Вхідний струм низького рівня, мА-0 ,42-0 ,2-0, 6
Вхідний струм високого рівня, мА0, 020,050,020,02
Вихідна напруга низького рівня, В0, 40,50,40,5
Вихідна напруга високого рівня, В2, 52,52,52,5
Вихідний струм низького рівня, мА420420
Вихідний струм високого рівня, мА-0 ,4-1-0 ,4-1
Навантажувальна способность10101030
Затримка розповсюдження сигналу при включенні, нс20542, 7
Затримка розповсюдження сигналу при виключенні, нс204, 542,7
Завадостійкість, В0, 30,30,40,3
Частота перемикання тригерів, МГц257530100
Uпіт max, B5, 5666
Uвх max, B5, 55,55,55,5
Uвх min, B-0 ,4-0 ,4-0 ,4-0, 4
Напруга живлення, В5 ± 10% 5 ± 10% 5 ± 10% 5 ± 10%
Питома потужність, мВт3, 81914
Температура, ° С [-60 ... +125 (1533,530, М530, 1531 )]----------[- +10 ... +70
(К555, КП531, КР1533, КР1531)]
Аналізуючи таблицю ТТЛШ серій, скажемо, що для проектування вузлів взяті
найбільш швидкодіючі мікросхеми КР531 і 1531, а також малопотужні, серії
533 і 1533.
4.3 Технічний опис принципової електричної схеми РОН
Принципова схема визначає повний склад елементів і зв'язків між ними і
дає детальне уявлення про принцип роботи РОН. Принципова схема
побудована на основі функціональної електричної схеми.
Мікросхеми DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD60, DD68-DD71,
DD86-DD89, DD95-DD98 є регістри 1533ІР34 по два в корпусі. На
їх основі побудовані 8 32-х розрядних регістрів загального призначення. Кожна з
мікросхем має вхід обнулення, вхід дозволу запису і вхід дозволу видачі
на який завжди поданий керуючий низький рівень.
Мікросхема DD1 являє собою дешифратор КР531ІД7 за допомогою якого
вибирається один з РОН, а тому що він має інверсні виходи, то до нього
підключені інвертори - мікросхеми DD2 і DD3, по шість інверторів в одному корпусі
(причому в DD3 використовуються тільки два).
За допомогою мікросхем DD25 і DD78 відбувається управління записом у РОН. Ці
мікросхеми є логічними елементами І на три входи по три в корпусі,
причому в DD78 використовуються тільки два.
Записується інформація в РОН тільки за ШД0.
Виведення інформації на шини ШД0 і ШД1 здійснюється за допомогою мультиплексорів
К531КП7. На ШД0 дані виводяться за допомогою мікросхем DD5-DD7, DD15-DD17,
DD26-DD28, DD36-DD38, DD46-DD48, DD52-DD54, DD62-DD64, DD72-DD74, DD79-DD81,
DD90-DD92, DD99-DD100. На ШД1 дані виводяться за допомогою мікросхем DD8-DD10,
DD18-DD20, DD29-DD31, DD39-DD41, DD49-DD51, DD55-DD57, DD65-DD67, DD75-DD77,
DD82-DD85, DD93-DD94, DD101-DD102. Інверсний вихід даних мікросхем не
використовується.
Схема харчується напругою 5В, що подається на 14 висновки мікросхем DD2-DD4,
DD25, DD78, на 16 висновок мікросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31,
DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 і
на 24 висновок мікросхем DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61,
DD68-DD71, DD86-DD89, DD95-DD98. Загальний провід для мікросхем DD2-DD4, DD25, DD78
является7, 8 висновок мікросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41,
DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 і 12 висновок
мікросхем DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71,
DD86-DD89, DD95-DD98.
Спочатку всі регістри встановлюються в нульове стан. Дані
виставлені на ШД0 для запису в регістри чекають появи не тільки приходу
синхроімпульса, але і приходу сигналу РЕ, а також приходу сигналу від дешифратора
вибору певного регістра. Для виведення даних на ШД0 мультиплексори,
що працюють з цією шиною чекають управління адресними входами, для вибору
певного регістра, а також керуючого сигналу на вхід, що дозволяє
вивід інформації на шину даних. Аналогічним чином відбувається видача на ШД1.
На принциповій схемі присутні конденсатори, призначені для
придушення перешкод по ланцюгу харчування.
Ефективним засобом захисту інтегральних схем від завад по ланцюгу живлення є
включення конденсаторів розв'язки між шинами харчування і загальної. Зазвичай
конденсатори розв'язки встановлюються окремо для блокування низькочастотних і
високочастотних перешкод.
Низькочастотні перешкоди, які проникають в систему по ланцюгу харчування, повинні
блокуватися з допомогою електролітичного конденсатора C1-С10 ємністю 1мкФ.
Взято конденсатор К50-6-1 ± 20%.
Для виключення високочастотних перешкод розв'язують ємності взяті номіналом
0,015 мкФ на одну мікросхему. Отже для нашого випадку взято десять
ємностей С11 - С20. Взято конденсатор КМ-5-Н90-0, 015 ± 20%.
Для даної схеми наведено перелік елементів.
4.4 Технічний опис принципової електричної схеми ІАЛУ
Принципова схема визначає повний склад елементів і зв'язків між ними і
дає детальне уявлення про принцип роботи ІАЛУ. Принципова схема
побудована на основі функціональної електричної схеми.
Мікросхеми DD1-DD6, є регістри 1533ІР34 по два в корпусі. На їх
основі побудовані 2 24-х розрядних регістрів ІАЛУ для прийому та зберігання
модифікаторів для обчислення виконавчого адреси. Кожна з мікросхем має
вхід обнулення, вхід дозволу запису і вхід видачі дозволу на який
завжди поданий керуючий низький рівень.
Мікросхеми DD1-DD32, DD38-DD40 являє собою суматори 533ІМ6 для
підсумовування модифікаторів виконавчого адреси. Перенесення що входить в молодший
розряд завжди дорівнює нулю. Для виловлювання переповнення на виході суматора, то
є перенесення виходить зі старшого розряду записується в тригер прапорів DD44.1,
який в свою чергу виробляє відповідний осведомітельний сигнал.
Тригер побудований на основі мікросхеми К531ТМ2П (два тригера в корпусі). Другий
тригер використовується для виловлювання переповнення лічильника.
Лічильники 1533ІЕ7 DD53-DD55, DD60-DD62 виконують роль регістра і лічильника при
необхідності. Обчислений адреса передається на ША (на секцію роз'єму Х1.4) або
назад повертається на суматор через дешифратор-демультиплексор КР531ІД14 (
два дешифратора в одному корпусі) DD45-DD52, DD56-DD59. Для вибору напрямку
передачі використовується вхід А0, А1 незадіяний вхід, завжди підключений до
нульового потенціалу. Інформація подається на входи.
Мультиплексори DD7-DD9, DD13-DD15, DD20-DD22, DD26-DD28 побудовані на
мікросхемах КР531КП2 (два мультиплексора в одному корпусі, що мають загальні адресні
входи, входи дозволу видачі даних завжди активні - низьким потенціалом)
пропускають на суматор (вхід А) вміст регістру DD-DD2, DD5 або значення
яке прийшло з лічильника або дані що прийшли з поза ІАЛУ (з роз'єму Х1.9)
Мультиплексори DD10-DD12, DD16-DD18 побудовані на мікросхемах КР531КР11
пропускають на суматор (вхід В) значення регістра DD3-DD4, DD6 або дані
що прийшли із зовні (з роз'єму Х1.9), управляються адресним входом S, вхід
видачі дозволу завжди активний.
Мультиплексори DD23-DD25, DD29-DD31, DD35-DD37, DD41-DD43 побудовані на
мікросхемах КР531КП2 (два мультиплексора в одному корпусі, що мають загальні адресні
входи, входи дозволу видачі даних завжди активні - низьким потенціалом)
пропускають на лічильник дані з суматора або з поза ІАЛУ (з роз'єму Х1.9) або
так само з поза ІАЛУ (з секції роз'єму Х1.2).
Схема харчується напругою 5В, що подається на 14 вивід мікросхеми DD44, на
16 висновок мікросхем DD7-DD43, DD45-DD62, і на 24 висновок мікросхем DD1-DD6. Загальний
провід для мікросхеми DD44 является7, 8 висновок мікросхем DD7-DD43, DD45-DD62 і 12
висновок мікросхем DD1-DD6.
Спочатку всі регістри встановлюються в нульове стан, потім суматор
складає значення прийшли з відповідних мультиплексорів і передає на
лічильник через відповідний мультиплексор, потім йде повернення на суматор для
подальшого обчислення або видача на ША.
На принциповій схемі присутні конденсатори, призначені для
придушення перешкод по ланцюгу харчування.
Ефективним засобом захисту інтегральних схем від завад по ланцюгу живлення є
включення конденсаторів розв'язки між шинами харчування і загальної. Зазвичай
конденсатори розв'язки встановлюються окремо для блокування низькочастотних і
високочастотних перешкод.
Низькочастотні перешкоди, які проникають в систему по ланцюгу харчування, повинні
блокуватися з допомогою електролітичного конденсатора C1-С6 ємністю 1мкФ.
Взято конденсатор К50-6-1 ± 20%.
Для виключення високочастотних перешкод розв'язують ємності взяті номіналом
0,015 мкФ на одну мікросхему. Отже для нашого випадку взято десять
ємностей С7 - С12. Взято конденсатор КМ-5-Н90-0, 015 ± 20%.
Невикористані інформаційні входи підключені до "+" джерела живлення через
резистор, опором 1 кОм, один такий резистор забезпечує підключення 20
входів. Для даної схеми використовуються підключення трьох резисторів МЛТ-1к ± 10%.
