ЗМІСТ
Лист
1 Призначення МВС
2 Склад МВС
3 Технічні вимоги
3.1 Загальні технічні вимоги
3.1.1 Стійкість до зовнішніх факторів впливає
3.1.2 Захист від внутрішніх і зовнішніх перешкод
3.3.3 Живлення
3.1.4 Комплектність
3.2 Окремі технічні вимоги
4 Вимоги надійності
5 Конструктивні вимоги
6 Етапи проектування
7 Перелік документації
7.1 Текстова документація
7.2 Графічна документація
7.3 Відомість технічного проекту
7.4 Робоча документація
1 Призначення МВС
Проектована МВС призначена для вирішення науково-технічних завдань і дослідницьких завдань, що відрізняються великою обчислювальною потужністю, а також можливе використання проетіруемой МВС в системах реального часу.
2 Склад МВС
Проектована МВС складається з наступних функціональних частин:
* Процесорні модулі
* Централізований контролер пріоритетних переривань
* Банк глобальної пам'яті
* Внеш пристрої
* Централізований арбітр доступу до загального ресурсу
* Блок вибору ПЕ-майстра
Процесорні модулі складаються з таких функціональних вузлів:
* Процесорний елемент
* Локальна пам'ять
* Блок контролю
* Комутатор
* Внутрішній автомат арбітра доступу до загального ресурсу
*
3 Технічні вимоги
3.1 Загальні технічні вимоги
3.1.1 Стійкість до зовнішніх факторів впливає
Основні технічні параметри стійкості наведено в табл. 1.
Механічні фактори:
Проектована МВС повинна зберігати зовнішній вигляд і працездатність після багаторазового впливу ударних навантажень з піковим прискоренням не більше 5g при тривалості дії ударного прискорення 10-15 мс, а також витримувати вібраційну навантаження з амплітудою віброперемещенія 0,1 мм в діапазоні частот 25 Гц.
Захист від попадання твердих тіл, проникнення води і торкання струмоведучих частин за ГОСТ 14.254-80 ступінь IР33.
Таблиця 1 - Основні технічні параметри стійкості
Параметри і одиниці виміру Норма
1 Допустимий діапазон температур, оС +5 ... +40
2 Максимальна допустима відносна вологість при температурі 25оС,% 80
3 Діапазон допустимих атмосферних тисків, кПа 80 ... 105
3.1.2 Захист від внутрішніх і зовнішніх електричних і радіаційних
перешкод
Радіаційна стійкість за ГОСТ 15484-74.
Стійкість до індустріальних перешкод за ГОСТ 25211-79.
3.1.3 Живлення
Живлення від мережі змінного струму напругою 220В.
3.1.4 Комплектність
Багатопроцесорна обчислювальна система, шт. 1
Керівництво по експлуатації, ЕСК. 1
Тара пакувальна, шт. 1
3.2 Окремі технічні вимоги
МВС будується на основі двійкової системи числення. Процесорні елементи реалізовані з виконанням суміщення вибірки і виконання команд. Обсяг локальної пам'яті в кожному процесорному модулі (ПМ) становить 2 МБ, банк глобальної пам'яті - обсягом 12М.
Кількість обслуговуваних зовнішніх пристроїв - 24 шт.
Проектована МВС орієнтована на застосування багатозадачного операційної системи (ОС) на архітектурі систем з глобальною пам'яттю, робота ведеться в режимі Ведучий-підпорядкованому (Master-Slave).
4 Вимоги надійності
* Коефіцієнт готовності - не менше 0,998
* Середній час безвідмовної роботи - 5000 год.
*
5 Конструктивні вимоги
Конструкційна система по МС МЕК 297-1.
МВС будується на стандартних мікросхемах.
6 Етапи проектірованіяние
1.Технічне завдання
2.Технічні пропозицію
3.Ескізний проект
4.Техніческій проект
5.Подготовка робочої документації
7 Перелік документації
7.1 Текстова документація
- Технічне завдання
- Пояснювальна записка з додатками
-
7.2 Графічна документація
- Багатопроцесорна обчислювальна система. Схема електрична функціональна
- Централізований арбітр доступу до загального ресурсу. Схема електрична принципова
-
7.3 Відомість технічного проекту
7.4
7.4 Робоча документація
- Специфікація багатопроцесорної обчислювальної системи
- Відомість специфікацій
- Відомість покупних виробів
-
ВІДОМОСТІ ТЕХНІЧНОГО ПРОЕКТУ
ДОКУМЕНТАЦІЯ ТЕХНІЧНОГО ПРОЕКТУ
ПОЯСНЮВАЛЬНА ЗАПИСКА
ЗМІСТ
Лист
Введення
1 Розробка архітектури, функціонування МВС
1.1 Розробка архітектури МВС
1.2 Функціонування МВС
2 Розробка апаратних засобів
3 Розробка програмного забезпечення
3.1 Загальні принципи побудови ОС
3.2 Приклади алгоритмів програм
4 Розробка принципової схеми
4.1 Централізований арбітр доступу до загального ресурсу
4.2 Внутрішній арбітр
5 Розрахункова частина
5.1 Розрахунок надійності
5.2 Розрахунок споживаної потужності
5.3 Розрахунок продуктивності МВС
Висновок
Література
Додаток А
ВСТУП
В даному курсовому проекті розробляється багатопроцесорна обчислювальна система (МВС) орієнтована на фізичну архітектуру систем з загальною шиною, зокрема на системи з глобальною пам'яттю.
Застосування розробляється МВС можливо як для проведення наукових досліджень, вирішення науково-технічних завдань, що відрізняються великою трудомісткістю і складністю обчислень так і для залучення даної МВС в контурі управління об'єктами систем реального часу (СРВ).
Збільшення швидкості обробки інформації досягається за рахунок одночасного використання декількох процесорних модулів, тобто розпаралелювання процесу обчислень. При цьому мається на увазі обмін інформацією між процесорами через глобальну пам'ять з використанням системи переривань.
1 Розробка архітектури, функціонування МВС
1.1 Розробка архітектури МВС
Проектована МВС будується з окремих процесорних модулів, обмін інформацією між процесорами заснований на застосуванні системи переривань; доступ окремих процесорів до загального ресурсу (системної магістралі) управляється централізованим арбітром доступу з абсолютним пріоритетом географічним процесорних модулів, що передбачає зосередження всіх необхідних ланцюгів керування в цьому пристрої; обробка введення/виводу інформацією через зовнішні пристрої здійснюється через централізований контролер переривань, шляхом обробки виставляється зовнішніми пристроями вектора переривання, який являє собою адресу підпрограми обробки даної події.
На функціональному рівні основні характеристики проектованої МВС, а саме:
G - характеристика, що описує комутацію компонент системи, (grod)
M - характеристика, що описує організацію пам'яті системи, (memory)
показані з використанням графічного мови опису обчислювальних систем MSBI (Master Slave Bus Interface), результат представлений на Рис. 1.1.
До складу процесорного модуля входять локальна пам'ять розміром 1М, процесорний елемент, блок контролю, комутатор, внутрішній автомат арбітра доступу до ОР.
МВС містить 8 процесорних модулів і 1 системну магістраль, до якої підключений банк глобальної пам'яті, місткістю 12 М.
Кожен процесорний елемент модет звертатися як до власного банку локальної пам'яті, так і до загального банку глобальної пам'яті. Очевидно, що глобальна пам'ять є в описуваної МВС загальним ресурсом, тобто при одночасній спробі звернення кількох процесорних елементів до ДП може виникнути конфлікт доступу до загального ресурсу (так звані критичні ділянки). Для вирішення даної проблеми на апаратному рівні в проектованої МВС передбачено застосування централізованого арбітра доступу до СМ, з абсолютним пріоритетом географічним процесорних модулів, що однозначно вирішує проблему надійного функціонування МВС в критичних ділянках. Детальний опис механізму взаємодії процесорного елемента і арбітра доступу до ОР наведено в Розділі 2. РОЗРОБЦІ апаратних засобів.
Поряд з підключення банку глобальної пам'яті до СМ, передбачено підключення 24 пристроїв вводу/виводу до СМ, основне призначення яких - проводити обмін інформацією між процесорними модулями і користувачами даної нд
Обмін інформацією ініціює або Зовнішнім Пристроєм через централізований контролер переривань, при цьому необхідно зазначити, що кожен ПЕ може отримати доступ для обміну з ВУ за допомогою механізму переривань або обмін інформацією ініціюється процесорним елементом, при цьому процесор в програмному режимі може звернутися до будь-якого ВУ, підключеному до РМ. Як гідність такого рішення слід зазначити розширення можливостей процесорного елемента з передачі даних, як недолік - це збільшення часу доступу до ВУ, так як потрібно додатковий час на арбітраж доступу до СМ.
1.2 Функціонування МВС
1.3
МВС функціонує під керуванням багатозадачного ОС, побудованої за принципом Ведучий-підпорядкованому (Master-Slave). При цьому одініз процесорів системи визначається як ведучий, а інші - як ведені. Ведучий процесор погодить роботу та взаємодія ведених процесорів.
Ядро ОС зберігатися в глобальній пам'яті, тому в разі виходу з ладу провідного процесора або при необхідності організації на даному процесорі рішення автономної (самостійної) завдання, його функції може взяти на себе будь-який інший процесорний елемент системи, завантаживши у свою локальну пам'ять частина основного коду з ядра ОС.
Синхронізація обміну інформацією та взаємодію задач на програмному рівні проводитися за допомогою механізму моніторів і семафорів, при цьому передбачається, що всі дані, з якими працює процесор у даній задачі повинні бути перенесені з глобальної пам'яті в локальну пам'ять даного процесора з метою зменшення часу доступу до них .
2 Розробка апаратних засобів
МВС виконується з окремих процесорних модулів, підключених до РМ. До СМ підключений також банк глобальної пам'яті і ВУ вводу/виводу. Діаграма розподіл пам'яті адресного простору представлена на Рис. 2.1.
ЛП 1М
ДП 12М
Рисунок 2.1 - Діаграма розподілу пам'яті
Молодші 1М адресного простору кожного процесора виділяються під локальну пам'ять. Старші 12М виділяються під глобальну пам'ять і є спільними для всіх процесорів. У зв'язку з цим можливе виникнення конфлікту доступу до загального ресурсу. Для вирішення даної проблеми застосовується схема централізованого арбітра доступу до загального ресурсу. Зокрема в кожен процесорний модуль входить схема блоку комутації адрес, що призначена для визначення адреси, що виставляється ПЕ (см ІАЛЦ 462631 001.Е2 МВС. Схема електрична функціональна). Якщо в регістр адреси ПЕ надходить адресу, то блок комутації аналізує 4 старших розряду адреси. Якщо хоча б в одному розряді присутній 1, то очевидно, що звернення йде до банку глобальної пам'яті.
У такому разі виробляється сигнал ТПДП - вимога прямого доступу до глобальної пам'яті, який через інтерфейс арбітра (внутрішній автомат) надходить на Централізований Арбітр Доступу (ЦАД), як сигнал ТШ (вимога шини). Якщо шина вільна, то ЦАД виробляє сигнал РШ (роздільна здатність шини), який перетворюється інтерфейсом арбітра в ППДП і процесор підключається до глобальної шині для операцій читання/запису.
Контроль роботи процесорного модуля здійснюється блоком контролю (БК). Реалізовано метод контролю з апаратним порівнянням еталонів. Функціональна схема блоку контролю з схемою порівняння кодів представлена на ріс.2.2.
Хочеться відзначити ту особливість, що в даній схемі скоригований недолік найпростішого блоку контролю, що працює за методом порівняння контрольних і еталонних слів - зниження бисродействія за рахунок великого розпаду команд, але за рахунок ускладнення апаратури.
ЛШ
БФСК БРК БРКС БРЕС
БФКС
БМН ССК
Інтерфейс
СШ
Рисунок 2.2 - Блок контролю з схемою порівняння кодів (БФСК - блок формування стробі команд, БРЕС - блок реєстрації еталонного слова, БМН - блок матриці несправностей, БФКС - блок формування контрольного слова, БРК - блок регістра команд)
БФСК - збирає всю конструктивну інформацію в БРК (тобто записує команди)
БРЕС - реально відбувається виконання команди out [БРЕС], що приведе до запису 0 або 1 в БМН, що, у свою чергу, залежить від результату на виході ССК.
Алгоритм роботи даного методу наведено на ріс.2.3.
ПОЧАТОК
ЗАВАНТАЖЕННЯ
БРКС
ЛІНІЙНИЙ
ДІЛЯНКА
ЗАВАНТАЖЕННЯ
БРКС
КІНЕЦЬ
Рисунок 2.3 - Алгоритм роботи блоку контролю з ССК.
При виході ПМ з ладу, на виході блоку контролю формується сигнал помилки, який являє собою 8-бітову послідовність, кожен біт якої несе інформацію про поточний стан відповідного ПМ (0-ПМ у робочому стані, 1-ПМ вийшов з ладу) і виставляє його на СМ щоразу по спрацьовування таймера ПМ. Блок Вибору Майстра (БВМ) щоразу аналізує вищеописаний сигнал помилки, і в разі виявлення відмови ПМ-Мастера призначає Майстром будь-який інший працездатний ПМ, про що оголошує виставлянням на БК ПМ сигналу НМ (кімнату майстра).
3 Розробка програмного забезпечення
3.1 Загальні принципи побудови ОС
Для проектованої МВС в якості основної обрана ОС, побудована за принципом Ведучий-підпорядкованому (Master-Slave), тому всі процесори системи діляться на дві категорії:
1.Главний процесор - Провідний (Master)
2.Вспомогательний процесор - підпорядкованому (Slave)
Головний процесор має статус вище, ніж у всіх інших ПМ МВС. Тому виконання керуючих фуекцій ОС МВС здійснюється на головному процесорі. Після запуску системи, допоміжні процесори звертаються до головного за отриманням роботи, а також за наданням ОС МВС програмного інтерфейсу. Всі сервісні програми ОС повинні мати можливість бути виконаними на будь-якому процесорі, що входить в МВС. На головному процесорі здійснюється планування процесів в часі, а також розподіл їх за ресурсами (процесорів), тобто в просторі.
Основною перевагою даного методу є відносна простота. Дану ОС можна отримати порівняно нескладним розширенням можливостей багатозадачних ОС, що використовуються в однопроцесорних системах. Додаються нові можливості, пов'язані з одночасним виконанням завдань. Як гідність можна відзначити також і простоту управління ресурсами, оскільки всі функції, пов'язані з управлінням вирішуються в одному вузлі.
Рассморім недоліки даного типу ОС. Головною проблемою функціонування таких систем є їх відносно низька надійність. А саме, оскільки управління системою здійснюється одним процесорним модулем (Майстром), то вихід його з ладу може призвести до припинення роботи всієї системи.
Другим важливим недоліком є низька ефективність управління ресурсами, оскільки один Провідний процесор не може забезпечити високе завантаження безлічі підлеглих процесорів.
Для усунення перші вади, тобто підвищення надійності системи, що розробляється в МВС передбачена можливість відстеження підлеглими процесорами працездатності головного процесора: у випадку виходу його з ладу, про що говорить сигнал Error на СМ блок вибору майстра виробляє примусове призначення першого-ліпшого підлеглого процесора на роль Ведучого процесора системи, який при цьому виробляє завантаження в свою локальну пам'ять копію ядра ОС з ПЗУ глобальної пам'яті. Детальний опис даної процедури наведено в підрозділі 3.2 Приклади алгоритмів програм.
Усунення другого недоліку, тобто підвищення ефективності управління ресурсами, пов'язано з можливістю призначення більш за один процесор на роль Ведучого: в цьому випадку можна зняти навантаження з розпаралелюванню завдань на процесори з одного процесора на декілька, але в проектованої МВС даний метод не застосовується через що виникає при цьому ускладнення апаратної реалізації МВС.
3.2 Приклади алгоритмів програм
Для детального ознайомлення з основними принципами функціонування проектованої МВС в якості наочних прикладів пропонується до розгляду наступні алгоритми:
- Пересилання даних з глобальной пам'яті в локальну (див. Малюнок 3.2.1)
- Реконфігурація системи (див. Малюнок 3.2.2)
ПОЧАТОК
R1 (Адреса
Джерела
R2 (Адреса
Приймача
да
Сч = 1?
Ні
Сч = 1 INC (R1)
(R1) ((R2) INC (R2)
DEC R3
R3 = 0?
Сч: = 0
КІНЕЦЬ
Малюнок 3.2.1 - Алгоритм пересилання даних з локальної пам'яті в глобальну.
ПОЧАТОК
Обнулити лічильник
Змінити контр.перемен.
Вважати поточне значення
Контр.перем.Ведущего ПМ
Нов.знач .= Стар.знач.? немає
Так
Встановлення світлофора
За доступом до ДП
Змінити контр.значеніе
Глобальної змінної
Завантажити у R1 адреса ядра
ОС з ЛП
Завантажити у R2 адреса ядра
ОС з ДП
Завантажити у R3 розмір ядра
Підпрограма
пересилання даних
з ДП у ЛП
Скинути семафор
Перейти на початок ядра
ОС в ЛП
КІНЕЦЬ
Малюнок 3.2.2 - Алгоритм реконфігурації системи.
4 Розробка принципової схеми
Для розробки принципової схеми проектованої МВС було поставлено централізований арбітр доступу до ОР з абсолютним пріоритетом географічним ПМ.
4.1 Централізований арбітр доступу до ОР
Параметри арбітра:
Тип арбітра - централізований
Пріоритет ПМ - абсолютний географічний
Автомат - синхронний
4.1.1 Струткурная схема арбітра
ВУ ОП
СМ
РШ ПБ1 ПБ2 ПБ3
ТШ
Арбітр
ДЗ
Рисунок 4.1.1 - Структурна схема централізованого арбітра доступу
4.1.2 Побудова закодованого графа арбітра
11 А3 ТПД А1 00
ППД або ДЗ?
РШ ТПД
А2
ТШ 10
Малюнок 4.1.2 - Закодований граф арбітра
4.1.3 Визначення операторних форм тимчасових змінних і функцій вихідних сигналів.
Таблиця 4.1 - Структурна таблиця кодування сигналу
ІС Код ІС СП Код СП Вхідні сигнали Вихідні сигнали Опції тригера
Q2Q1 Q2Q1 РШ ТПД? ? ТШ D2 D1
A1 00 A2 10 - 1 0 1 0 1 0
A2 10 A3 11 1 - 0 0 1 1 1
A3 11 A1 00 - 0 1 0 0 0 0
Вихідні сигнали:
* = Q2Q1
* = Q2Q1
ТШ = Q2Q1
Проведемо мінімізацію функцій тригерів шляхом складання діаграм Вейча. Слід зазначити, що можна доопределять тільки ті клітини, які відповідають забороненого стану, в даному випадку це стан 01.
0 0 0 0
0 0 1 1
1 0
1 0
D2 = ТПД * Q2 * Q1 або РШ * Q2 * Q1
0 0 0 0
0 0 1 1
0 0
0 0
D1 = РШ * Q2 * Q1
Принципова схема арбітра представлена на ІАЛЦ 462631001 Е3.
4.2 Внутрішній арбітр
4.2.1 Структурна схема
П
?
ТПД ППД
Автомат?
ТШ
ДЗ
Рисунок 4.2.1 - Структурна схема внутрішнього арбітра ЦАД
4.2.2 Побудова закодованого графа внутрішнього арбітра
ДЗ * ТШ
1 А2 А1 0
РШ 0
ДЗ
4.2.3 Визначення операторних форм тимчасових змінних і функцій вихідних сигналів.
Таблиця 4.2 - Структурна таблиця кодування сигналу
ІС Код ІС СП Код СП Вхідні сигнали Вихідні сигнали Опції тригера
Q Q ТШ ДЗ РШ D
A1 0 A2 1 1 0 0 1
A2 1 A1 0 0 1 1 0
Вихідні сигнали:
РШ = Q
Опції тригера:
D = ТШ * Q * ДЗ
Принципова схема арбітра представлена на ІАЛЦ 462631002 Е3.
5 Розробка програмного забезпечення
5.1 Розрахунок надійності
Надійність компонентів МВС характеризується інтенсивністю відмов і коефіцієнт готовності:
R1 - інтенсивність відмови пайок
h1 = 0.2 * 10-8 1/час,
N1 = 200
R2 - інтенсивність відмови роз'ємів
h2 = 0.1 * 10-7 1/час,
N2 = 2
R3 - інтенсивність відмови друкованих провідників
h3 = 170 * 10-9 1/час,
N3 = 250
R4 - інтенсивність відмови конденсаторів
h4 = 2 * 10-6 1/час,
N4 = 13
R5 - інтенсивність відмови резисторів
h5 = 2 * 10-6 1/час,
N5 = 3
R6 - інтенсивність відмови мікросхем
h6 = 0,4 * 10-6 1/час,
N6 = 80
Напрацювання на відмову дорівнюватиме:
Т = 1/h = 1/(6,94 * 10-5) = 14 409 ч.
Коефіцієнт готовності:
К = 1/(Tb * h +1)
Tb - час відновлення, рівне t1 + t2 * N/2,
t1 - час заміни (0,25 години)
t2 - час перевірки одного модуля (1 година)
N - кількість модулів (8)
5.2 Розрахунок споживаної потужності
Потужність, потребляемаая усіма вузлами МВС розраховується за формулою:
Pi - потужність, споживана i-тої мксхемой
Ni - кількість даних мксхем
Для одного ПМ:
КПП К589 ІК14 1 683 мВт
ПЗУ К155 РЕ3 2 250 мВт
Компаратор К155 АЛ26 2 480 мВт
Схема 3И К555 ЛІ4 2 90 мВт
Схема 2ІЛІ К155 ЛЛ2 1 75 МВт
D-тригер К155 ТМ2 2 85 мВт
Р = 683 * 1 +250 * 2 +480 * 2 +90 * 2 +75 * 1 +85 * 2 = 2568 мВт
5.3 Розрахунок продуктивності МВС
Розрахунок продуктивності МВС виконаємо, використовуючи наступну формулу:
Pi - продуктивність i-го ПМ, певного типу
Ni - кількість даних ПМ
Розрахунок продуктивності i-го ПМ виконаємо за формулою:
Т - тривалість такту
Ніякі - тривалість виконання довгої операції
Nк - тривалість виконання короткої операції
Загальна тривалість такту:
Т = tву + tпмк + tвс1 + tвр1 + tвр2 + tму, де
tву - час затримки на БМУ = 125 нс
tпмк - час затримки на ПМК = 70 нс
tвс1 - час затримки на ВС1 = 100 нс
tвр1 - час затримки на ВР1 = 38 нс
tвр2 - час затримки на ВР2 = 58 нс
tму - час затримки на МУ = 10 нс
Т = 125нс + 70нс + 100нс + 38нс + 58нс + 10нс = 401 (нс)
Загальна тривалість короткої операції 10 тактів
Загальна тривалість довгої операції 110 тактів
Таким чином продуктивність окремого процесорного модуля буде дорівнює:
Продуктивність МВС в цілому:
Робщ = 4 984 000 оп/сек
Висновок
В даному курсовому проекті була розроблена Багатопроцесорна Обчислювальна Система з 8 ПМ, централізованим арбітром доступу до загального ресурсу з абсолютним пріоритетом географічним ПМ, з централізованим контролером пріоротетних переривань для обслуговування ВУ та організації взаємодії між ПМ-Провідним і ПМ-Підлеглим (за допомогою системи переривань) .
Результати розробок надані у вигляді схеми електричної функціональної ІАЛЦ 462631005.Е2, схеми електричної принципової ІАЛЦ 462631001.Е2 Централізованого Арбітра Доступу до ОР.
В ході проведення проектування МВС були проведені розрахунки:
- Загальний розрахунок надійності системи (результат - час напрацювання на відмову складе 14 409 годин)
- Розрахунок споживаної потужності
- Розрахунок продуктивності МВС.
Були розроблені і описані алгоритми що відображають:
- Взаємодію процесорів між собою на прикладі операції обміну даними;
- Процес реконфігурації системи.
Був розроблений і оформлений повний комплект технічної документації, що відображає функціональні особливості розробленої МВС і надає докладний опис функціонування як МВС в цілому, так і окремо розглянутих її модулів.
Література
1. Бв В.Д., Смолов В.Б. Спеціалізовані процесори: інтегральні алгоритми та структури. - М.: Радіо і зв'язок, 198-288 с.
2. Балашов Е.П., Пузанков Д.В. Мікропроцесори і мікропроцесорні системи. - М.: Радіо і зв'язок, 1981.-328 с.
3. Брик Дж., Мік Дж. Проектування мікропроцесорних пристроїв з розрядно-модульною організацією .- М.: Світ, 1984, т. 1,2, -479 с.
4. Булгаков С.С. та ін Проектування цифрових систем на комплектах мікропрограмміруемих БІС. - М.: Радіо і зв'язок, 1984.-240 с.
Глушков В.М. та ін Програмне забезпечення ЕОМ "МИР-1 и МИР-2. Том 2 .- К.: "Наукова думка". 1976.-371 с.
6. Євреїнов Е.В. Однорідні обчислювальні системи, структури і середовища .- М.: Радіо і зв'язок, 1981.-208 с.
7. Каган Б.М. Електронні обчислювальні машини і системи .- М.: Энергоатомиздат, 198 - 552 с.
8. Карцев М.А. Архітектура цифрових обчислювальних машин .- М. "Наука", 1978. - 295 с.
9. Карцев М.А., Брик В.А. Обчислювальні системи та синхронна арифметика. - М.: Радіо і зв'язок, 1981.
10. Козлов Б.А., Ушаков І.А. Довідник з розрахунку надійності апаратури радіоелектроніки та автоматікі.М.: "Сов.радіо" ,197-472 с.
11. Ларионов А.М., Майоров С.А., Новиков Г.І. Обчислювальні комплекси, системи та мережі .- Л.: Энергоатомиздат, 1986. - 286 с.
12. Лін Ван. PDP-11 і VAX-II. Архітектура ЕОМ та програмування на асемблері.
13. Лю Ю-Чжен, Гибсон Г. Мікропроцесори сімейства 8086/8088.-М. "Радіо і зв'язок", 1987. - 512 c.
14. Майерс Г. Архітектура сучасних ЕОМ (ч.1, 2). М. "Мир" - 198 - 676с.
15. Мікропроцесори. Архітектура та проектування мікроЕОМ. Організація обчислювальних процесів/П. В. Нестеров, В. Ф. Шаньгина, В. Л. Горбунов; Під редакцією Л. Н. Преснухин. - М.: Висш. шк., 1986. - 495 с.
16. Самофалов К.Г., Корнейчук В.И., Тарасенко В.П. Цифрові ЕОМ. Теорія та проектування .- К.: Высш.шк. 1989. - 424 с.
17. Самофалов К.Г., Корнейчук В.И., Тарасенко В.П., Жабін В.І. Цифрові ЕОМ. Практикум .- К.: Высш.шк. 1989. - 124 с.
18. Уокерлі Дж. Архітектура та програмування мікроЕОМ. - М.: "Мир" - 1984. - 360 с.
19. Фролов А.В., Фролов Г.В. Захищений режим процесорів Intel 80286/80386/80486. М.: "Диалог-МИФИ" - 1993. - 234 с.
Додаток А
; Підпрограма пересилання даних з глобальної
; Пам'яті в локальну пам'ять ПМ
datasg segment 'data'
source db GM: 200h; звідки пересилаємо
dest db LM: 200h; куди пересилаємо
ss semaphor source; семафор доступу до області source
datasg ends;
codesg segment 'code'
mov r1, offset source; адресу "звідки" в r1
mov r2, offset dest; адресу "куди" в r2
mov r3, [M]; кількість переданих слів в r3
test_and_set (ss); перевірка та встановлення світлофора до області
; Source
LL: mov (r1) +, (r2) +; пересилання в GM
sob r3, LL; розгалуження, якщо не 0 з декремент
clear_semaphor (ss); скидання семафора
codesg ends;
; Підпрограма регенерації ОС
datasg segment 'data'
new_word_contrl_master db GM: adress1; адреса контрольної
змінної провідного
процесора в ДП
new_word_contrl_slave db GM: adress2; адреса контрольної
змінної веденого
процесора в ДП
old_word_contrl_master db LM: adress1; старе значення контрольної
змінної провідного
процесора в ЛП
addr_timer_count db LM: adress2; адреса лічильника таймера
os_addr_in_local db LM: adress_os; адресу початку ОС в ЛП
os_addr_in_global db GM: adress_os; адресу початку ОС в ДП
size_os db GM: size; розмір ядра ОС в ДП
datasg ends;
codesg segment 'code'
xor r1, r1; обнулення R2
mov r2, addr_timer_count; адреса лічильника таймера -> у R2
mov [r2], r1; обнулення лічильника таймера
mov r2, new_word_contrl_slave; адреса контрольної змінної
; Даного ПМ -> у R2
mov r1, [r2]; переслати в r1 вміст по
; Адресою R2
inc (r1); оновлення поточного значення
; Контрольної змінної
mov [r2], r1; записати вміст r1 в пам'ять по
; адресою в R2
mov r2, new_word_contrl_master; адреса контрольної змінної
; Майстра -> у R2
mov r1, [r2]; переслати в r1 вміст по
; Адресою R2
cmp old_word_contrl_master, r1; перевірка значення контрольної
; Змінної провідного ПМ
jnz exit
test_and_set (Global_OS); перевірка та встановлення світлофора до
; Ядру ОС
jz exit
jmp reconfig_os
exit:
iret
reconfig_os:
mov r1, os_addr_in_global; адресу "звідки" в r1
mov r2, os_addr_in_local; адресу "куди" в r2
mov r3, [size_os]; кількість переданих слів в r3
test_and_set (ss); перевірка та встановлення світлофора до області
; Source
LL: mov (r1) +, (r2) +; пересилання в GM
sob r3, LL; розгалуження, якщо не 0 з декремент
clear_semaphor (ss); скидання семафора
jmp os_addr_in_local; перейти на ядро ОС в ЛП
codesg ends;
Технічні умови
1. Допустимий діапазон температур при зберіганні та експлуатації 5-400С
2. Максимально допустима відносна вологість (при 250С) - 80%
3. Діапазон допустимого атмосферного адвленія 80-110 кПа
4. Максимальне прискорення піковий ударного навантаження тривалістю впливу 10-15 мкс для збереження працездатності - 5g
5. Максимальна частота вібрації з амплітудою 0,1 мм - 25Гц
6.
Технічний опис виробу
1. Електричне живлення від мережі змінного струму 220 10 В, частотою 50 Гц
2. Маса не більше 15 кг
3. Середній час безвідмовної роботи 14409 год.
4. Коефіцієнт готовності 0,9999826
5. Споживана потужність 2568 мВт.
6.
Опис АЛЬБОМУ
РОБОЧА ДОКУМЕНТАЦІЯ
