ІС послідовного ассінхронного інтерфейсу
WD8250
ХАРАКТЕРНІ ОСОБЛИВОСТІ
* Спроектована для найбільш простого приєднання до
найбільш широко використовуваним мікропроцесорах (Z-80, 8080А, 6800
і т.д.).
* Повна подвійна буферизація.
* Незалежне керування передачею, прийманням, лініями
стану, перериванням.
* Програмований генератор швидкості передачі дозволяє
ділити будь-які вхідні синхроімпульсів на число від 1 до (2 ** 16-1)
і проводить внутрішню шістнадцятикратний синхронізацію.
* Незалежний введення синхронізуючих імпульсів приймача.
* Повністю програмований послідовний інтерфейс.
Характеристики:
- 5, 6, 7 або 8-бітові дані;
- Формування біта контролю парності або непарності і його виявлення;
- Формування 1, 1,5 або 2-х степових бітів;
- Формування швидкості в бодах (канал зв'язку зі швидкістю до 56 Кбод);
- Виявлення помилкового стартового біта;
* Повні характеристики повідомлень про стан
* ТТ-драйвер з 3-ма станами для двобічної шини даних і шини керуючої.
* Генерація та виявлення переривання передачі.
* Характеристики внутрішнього діагностування
- Контроль лінії зв'язку для виявлення несправної ізоляції.
- Моделювання помилок переривання передачі, паритету, переповнення, кадрування.
* Повністю керована пріоритетна система пріреванія.
* Єдине джерело живлення +5 В.
ОПИС
WD8250 є програмований елемент
ассінхронной зв'язку (ACE) в 40-контактному корпусі. Пристрій
виготовляється за технологією кремнеевих затворів N/MOS.
ACE є програмованим пристроєм, що
використовує двонаправлену 8-ми бітову шину даних з 3-ма
станами.
АСЕ використовується для перетворення паралельних даних у послідовний формат з боку передачі і перетворення послідовних даних в паралельні з боку приймача. Послідовний формат є стартовий біт для передачі і прийому наступні від 5-ти до 8-ми бітів даних, біт паритету (якщо запрограмований) і один, півтора (тільки 5-ти бітовий формат) або два степових бита. Максимальна рекомендована швидкість передачі даних 56 Кбод. Внутрішні регістри дають можливість пользхователю програмувати різні типи переривань, сигналів управління модему і знакові формати. Користувач може зчитувати стан АСЕ в будь-який час, читаючи регістри стану, переривання і стану модему.
Додатковою характерною особливістю АСЕ є програмований генератор швидкості, що може ділити чи внутрішній синхронізуючий сигнал від кварцу або зовнішню частоту рівня TTL на число від 1 до 2 ** 16-1.
АСЕ спроектований для роботи як у керованій системі переривання так і в системі опитування, що програмується користувачем і працює під управлінням програмного забезпечення з використанням внутрішнього регістра.
ОПИС КОНТАКТІВ
Номер | кон-| такту | Мнемона-ка Наіменова-| ня сиг-| налу | Функція
1 | 2 3 | 4
1 | до | 8 | | | | 9 | | | | | 10 | | | 11 | | | | | | 12 | 13 | 14 | | 15 | | | | | | | | 16 | | | 17 | | | 18 | 19 | | | | | | | | | 20 | 21 | 22 | | | | | | | | 23 | | | | | 24 | | | | 25 | | | | | | | | | | | | | | 26 | | 27 | | 28 | | 29 | | 30 | | 31 | | | | | 32 | | | | 33 | | | | 34 | | | | | 35 | | 36 | | | 37 | | | | 38 | | | | | | | 39 | | | | 40 | D0 до D7 RCLK SIN SOUT CSO CS1 CS2 BAUDOUT XTAL1 XTAL2 DOSTR DOSTR Vss DISTR DISTR DDIS CSOUT ADS A2 A1 A0 NC INTRPT OUT2 RTS DTR OUT1 MR CTS DSR RSLD RI Vcc Шина | даних | | | | | Вхід син-| хронізації | приймача | | | Вхід після | дователь-| них даних | Вихід пос-| ледовате-| льних дан-| них | | Входи | Вибір ІМС0 | Вибір ІМС1 | Вибір ІМС2 | | Вихід син-| хронізації | передатчі-| ка | | | | | Вхід зовніш-| нього Сінх-| росігнала | Вихід поза-| шнего Сінх | росігнала | Вхід строб | виведення дан | них | | | | | | | | Заземлення | Вхід строб | введення дан-| них | | | | | | | Вихід бло-| Кіровка бу | Фера дан-| них | | Вихід ви-| бору ІМС | | | Вхід строб | адреси | | | | | | | | | | | | Входи | Вибір ре-| гістра А2 | Вибір ре-| гістра А1 | Вибір ре-| гістра А0 | Немає під-| з'єднання | Вихід пре | риванія | Вихід 2 | | | | | Вихід за-| прос пере-| дачі | | Вихід го-| товность | терміналу | даних | Вихід 1 | | | | | Вхід об-| щий скидання | Вхід го-| тов для | передачі | Вхід уст-| ройство зі | пряжене | готове | Вхід де-| тектор при | нітрохи | лінійного | сигналу ка | налу дан-| них | Вхід ін-| дікатор | виклику | | 5 В | Лінії введення/виводу з 3-ма стані. Двонаправлені лінії зв'язку меж-ду WD8250 і шиною даних. Всі ському-понованние дані TX та RX, керуючи-ющіе слова та інформація про стан передаються через шину даних D0-D7. Цей вхід є входом задає частоти для приймача на ІМС (може бути приєднаний до 15-го контакту BAUDOUT) (частота дорівнює швидкість в бодах помножена на 16) Введення одержуваних даних з каналу зв'язку (від періфірійного пристрої, модему або пристрою сполучення). Висновок переданих даних, що надаються в послідовному коді в канал зв'язку. Сигнал SOUT встановлюється в певний стан (лог.1) при загальному скиданні. Коли сигнали CS0 і CS1 високі, а CS2 низький, вибирається ІМС. Вибір виконується, коли строб адреси ADS фіксує вибрані сигнали ІМС. 16-ти кратний Синхросигнал передчі-ка ІМС WD8250. Частота сінхросігна-ла дорівнює частоті генератора, разд-ленній на число, завантажене в ре-гістр дільника. Сигнал BAUDOUT може бути використаний для синхронізації приймача при підключенні його до RCLR (контакт 09). До цих контактів підключають кварц або зовнішній задає генератор для завдання необхідної швидкості передачі (див. рис. 5 і 6). Коли ІМС обрана, низький рівень сигналу DOSTR або високий рівень сигналу DOSTR дозволяють запам'ятати дані у вибраному регістрі WD8250 (записує ЦПУ). Тільки один з цих ліній повинна іспользоиваться. Встановіть невикористовувану лінію в неактивний стан: DOSTR - високий рівень, DOSTR - низький рівень. Заземлення Коли ІМС обрана низький сигнал DISTR або високий сигнал DISTR дозволяє зчитувати з вибраного регістра WD8250 (читає ЦПУ). Тільки один з цих ліній може бути використана. Встановіть не-використовувану лінію в неактивний стан: DISTR - високий рівень DISTR - низький рівень. Вихід низький щоразу когдда дані зчитуються з WD8250. Може бути використаний для зміни напрямку даних від зовнішнього приймача. Вихід високий кожного разу, коли ІМС обрана. Передача даних лінію бути ініційована не може до тих пір, поки CSOUT високий. При низькому сигналі забезпечується фіксування сигналів для вибору регістра (А0, А1, А2) і вибору ІМС (CS0, CS1, CS2). Примітка: Позитивний фронт сигналу ADS необхідний, коли сигнали вибору регістра (А0, А1, А2) і вибору ІМС (CS0, CS1, CS2) нестабільні під час операції зчитування або запису. Якщо це не потрібно, вхід ADS може бути постійно низьким. Ці 3 входу використовуються для вибору внутрішнього регістра WD8250 під час зчитування і запису. Див.таблицю нижче. Не використовується Висновок високий кожного разу, коли присутня дозволене переривання. Вихід призначений для користувача, який може бути запрограмований 3-тим бітом регістра управління модему. Біт рівний 1 формую-ет OUT2 низьким. Коли вихід низький, він повідомляє модему або пристрою сполучення, що WD8250 готовий передати дані. Див регістр управління модему. Якщо вихід низький, він повідомляє модему або пристрою сполучення, що WD8250 готовий отримати дані. Вихід, призначений для користувача, може бути запрограмований 2-х бітом регістра управління модему. Біт рівний 1 формує вихід 1 низьким. Високий сигнал скидає регістри в стани, зазначені в табл. 1. Сигнал з АПД, який вказує, що пристрій готовий до передачі даних. Див регістр стану модему. Сигнал з АПД, що використовується для визначення стану готовності устрій-ства сполучення. Див регістр стану модему. Сигнал з АПД, який вказує, що йде отримання сигналу, який відповідає умовам якості сигналу. Див регістр стану модему. Вхід низький, вказує, що сигнал дзвінка отримано модемом або пристроєм сполучення. Див регістр стану модему. Харчування 5 В.
ВИБІР ІМС і адресація РЕГІСТР
Строб адреси (ADS 25-тий контакт): при низькому рівні забезпечує дозвіл аналізу сигналів вибору регістра (А0, А1, А2) і вибору ІМС (СS0, CS1, CS2).
Примітка: позитивний фронт сигналу ADS необхідний
для фіксації, коли сигнали вибору регістра (А0,
А1, А2) і вибору ІМС (CS0, CS1, CS2) можуть змінювати під час зчитування або запису. Якщо ADS не використовується для фіксування, то на цей вхід необхідно подати постійна дозволяє рівень логічного 0.
Вибір ІМС (CS0, CS1, CS2) контакти 12-14: для вибору ІМС входи CS0 і CS1 повинні мати високий рівень, а CS2 - низький. Вибір ІМС проводиться після фіксування стробі адреси (ADS), або якщо вхід ADS постійно низький.
Вибір регістру (А0, А1, А2) контакти 26-28: умови вибору регістра при зчитуванні або запису див. табл. 2.
Примітка: розрядом доступу до регістрів дільника (DLAB) є самий старший розряд в регістрі керування лінією. DLAB повинен бути запрограмований в 1 для забезпечення доступу до регістрів дільника генератора швидкості передачі.
DLAB | А2 А1 А0 Регістр
0 | | | 0 | х | | х | х | х | х | х | 1 | 1 | 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 буферний регістр прийому (читання) Регістр зберігання інформації передавача (запис) Регістр дозволу переривання Регістр ідентифікації переривання (тільки читання) Регістр управління лінією Регістр управління модемом Регістр стану лінії Регістр стану модему Ні Регістр дільника (молодший байт) Регістр дільника (старший байт )
ПРИНЦИП ДІЇ WD8250
Установка ІМС в початковий стан.
Високий рівень на вході на 35-му контакті встановлює WD8250 в положення, вказане в табл. 1.
Доступ до регістрів WD8250.
Програміст системи має доступ до будь-якого регістру з табл. 2. Характеристики окремих регістрів наводиться на наступних сторінках.
Таблиця 1
Регістр/сигнал Встановлення | Початковий стан
Буферний регістр приймача отримане | перше слово | дані
Регістр зберігання інформації передавача запис в цей | регістр | | дані
Регістр дозволу переривань загальний скид | | всі розряди низькі
Регістр ідентифікації переривання | - "- | | розряд 0 високий і розрядів ди з 1 по 7 постійно низькі
Регістр управління лінією - "- | | Всі розряди низькі
Регістр управління модемом - "- | | Всі розряди низькі
Регістр стану лінії - "- | | Всі розряди низькі, а розряди 5 і 6 високі
Регістр стану модему загальний скид | сигнальні | входи модему | Розряди 0-3 низькі, розряди 4-7 - вхідні сигнали
Регістр дільника молодший байт запис в ре-| гістр | дані
Регістр дільника старший байт запис в ре-| гістр | дані
SOUT загальний скид | високий
BAUDOUT запис у лю-| бій регістр | дільника | низький
CSOUT сигнал стробі | ADS і перебуваючи-| ня ліній ви-| бору ІМС | високий/низький
DDIS DDIS = CSOUT x | RCLKx DISTR | (при загальному СБ-| росі ЦП устано-| авлівает низько-| ие RCLK і | DISTR) | високий
INTRPT загальний скид | низький
OUT2 - "- | високий
RTS - "- | високий
DTR - "- | високий
OUT1 - "- | високий
Лінії шини даних D7 - D0 ------------------- У третьому відбутися у | яніе, якщо | CSOUTxDISTR = | високий або | CSOUTxDOSTR = | високий | ------ --------- Третє стан дані (від ІМС до ЦП) дані (від ЦП до ІМС) -----------------------< br /> РЕГІСТР УПРАВЛІННЯ ЛІНІЇ
Розряди 0 і 1: ці два розряди визначають кількість бітів в кожній переданої або прийнятої послідовності символів. Кодування бітів 0 і 1 наступне
Біт 1 | Біт 0 | Довжина символу
0 0 1 1 | 0 | 1 | 0 | 1 | 5 біт | 6 біт | 7 біт | 8 біт
Розряд 2: цей розряд визначає кількість степових бітів в послідовності символів. Якщо розряд 2 є лог.0, один стоповий біт формується або контролюється при передачі або отриманні даних, відповідно. Якщо розряд 2 є лог.1 (при вибраній розрядами 1 і 0 довжині символу в 5-ть бітів) формується або контролюється 1,5 степових бита. Якщо розряд 2 є лог.1, при довжині слова 6, 7 або 8 бітів, формується або перевіряється два степових бита.
Розряд 3: це розряд дозволу паритету. Якщо біт 3 є лог.1, біт паритету формується (передача даних) або контролюється (одержання даних) між останнім бітом символу і степових бітом послідовності даних (біт паритету використовується для формування парного або непарного числа одиниць при підсумовуванні бітів символу і біта паритету).
Розряд 4: цей біт є бітом вибору перевірки за паритетом на парність. Якщо біт 3 є лог.1 і біт 4 є лог.0, непарне число логічних одиниць передається або контролюється в бітах інформаційного слова та бите паритету. Коли біт 3 є лог.1 і біт 4 є лог.1, передається або контролюється парне число бітів.
Розряд 5: це біт фіксованого паритету. Коли біт 3 і біт 5 є лог.1, біт паритету передається і потім визначається приймачем в протилежному режимі, зазначеному бітом 4.
Розряд 6: це біт управління перериванням передачі. Коли біт 6 є лог.1, послідовний вихід (SOUT) встановлюється в стан пробілу (лог.0) і знаходиться в цьому стані (до установки і початковий стан бітом 6 низького рівня) незалежно від інших сигналів керування передачі. Ця особливість дозволяє ЦПУ підключати термінал в систему зв'язку ЕОМ.
Розряд 7: це біт доступу до регістру дільника (DLAB). Він повинен бути на високому рівні (лог.1) для доступу до регістрів дільника генератора швидкості передачі при зчитуванні або запису. Він повинен бути на низькому рівні (лог.0) для доступу до буфера приймача, регістру зберігання інформації передавача або регістру дозволу переривання.
Програмований ГЕНЕРАТОР ШВИДКОСТІ ПЕРЕДАЧІ
Цей генератор може приймати будь-який вхідний
синхронізуючий сигнал (до 3,1 МГц) і ділити його на будь-яке
число від 1 до 2 ** 16-1. Частота виходу генератора - 16 помножити
на швидкість передачі в бодах. Два 8-ми бітових регістра зберігають
число - дільник в 16-ти бітове двійковому коді. Ці регістри
дільника треба завантажити під час ініціалізації для забезпечення
необхідного режиму роботи генератора. При завантаженні будь-якого
регістра дільника, негайно завантажується 16-ти бітовий
лічильник бодов. Це предотвротіт роботу лічильника без вихідної
завантаження. Таблиці 3 і 4 ілюструють використання генератора
з двома різними провідними частотами.
Таблиця 3 - використання кварцу 1,8432 МГц.
Таблиця 4 - використання кварцу 3,072 МГц.
Примітка: максимальна частота генератора - 3,1 МГц. При використанні дільника 6 і менших дільників, максимальна частота дорівнює 1/2 значення дільника в МГц. Наприклад, якщо дільник дорівнює 1, максимальна частота дорівнює 1/2 МГц. Швидкість передачі даних не повинна перевищувати 56 Кбод.
Таблиця 3
Застосування кварцу 1,8432 МГц в генераторі швидкості передачі
Швидкість в бодах Число-дільник синхронізації | Помилка в% |
50 75 110 134,5 150 300 600 1200 1800 2000 2400 3600 4800 7200 9600 1920 0 38400 56000 2304 1536 1047 857 768 384 192 96 64 58 48 32 24 16 12 6 3 2 | - | - | 0,026 | 0,058 | - | -- | - | - | - | 0,69 | - | - | - | - | - | - | - | 2,86
Примітка: 1,8432 МГц - це стандартна частота 8080, поділена на 10.
Таблиця 4
Застосування кварцу 3,072 МГц в генераторі швидкості передачі
Швидкість в бодах Число-дільник синхронізації | Помилка в% |
50 75 110 134,5 150 300 600 1200 1800 2000 2400 3600 4800 7200 9600 1920 0 38400 56000 3840 2560 1745 1428 1280 640 320 160 107 96 80 53 40 27 20 10 5 3 | - | - | 0,026 | 0,034 | - | -- | - | - | - | - | - | 0,628 | - | 1,23 | - | - | - | 14,285
РЕГІСТР СТАНУ ЛІНІЇ
Цей 8-ми бітовий регістр надає ЦПУ інформацію про передачу даних. Формат регістра представлений в табл.2 і описаний нижче.
Розряд 0: цей біт - індикатор готовності даних приймача (DR). Біт 0 встановлюється в стан лог. 1, коли прийнятий весь вступник символ і переданий на буферний регістр пріемніка.Біт 0 може бути скинутий в стан лог. 0 або при читанні ЦПУ даних у буферному регістрі приймача, або при записі ЦПУ лог. 0 в цей біт.
Розряд 1: цей біт є індикатором помилки переповнення (ОО). Біт 1 вказує на те, що дані в буферному регістрі приймача не були прочитані ЦПУ до передачі наступного символу в буферний регістр приймача, руйнуючи цим попередній символ. Індикатор ОЕ скидається при читанні ЦПУ вмісту регістра стану лінії.
Розряд 2: цей біт є індикатором помилки паритету (PE). Біт 2 вказує на те, що символ прийнятих даних не має правильного парного або непарного паритету, відповідно до встановленого бітом вибору паритету. Біт РЕ встановлюється в стан лог. 1 при виявленні помилки паритету і скидається в лог. 0, коли ЦП зчитує вміст регістра стану лінії.
Розряд 3: цей біт є індикатором помилки кадру (FE). Біт 3 вказує на те, що прийнятий знак не має істинного біта зупину. Біт 3 встановлюється в лог. 1, коли біт зупину, наступний за останнім бітом даних або бітом паритету розпізнається як нульовий біт (рівень пробілу).
Розряд 4: цей біт є індикатором переривання передачі (BI). Біт 4 встановлюється в стан лог.? івается в змозі пробілу (лог. 0) протягом терміну, що перевищує час передачі повного символу (тобто, загальний час старт-біта + біти даних + паритет + біти зупину). Примітка: Бити 1-4 ідентифікують помилки, які формують
переривання станом лінії прийому при виявленні
відповідних умов.
Розряд 5: цей біт є індикатором "регістр зберігання передавача порожній" (THRE). Він вказує на те, що WD8250 готовий прийняти новий символ для передачі. Крім того, цей біт викликає формування WD8250 переривання для ЦПУ, коли встановлений високий рівень дозволу переривання по ситуації "регістр зберігання передавача порожній". Біт THRE встановлюється в стан лог. 1, коли символ переданий з регістра зберігання передавача на зсувне регістр передавача. Біт скидається в лог. 0 одночасно із завантаженням регістра зберігання передавача ЦПУ.
Розряд 6: цей біт є індикатором "зсувне регістр передавача порожній" (TSRS). Біт 6 устванавлівается в лог. 1, коли зсувне регістр передавача не діє. Він скидається в стан лог. 0, коли дані передані з регістра зберігання передавача на зсувне регістр передавача. Біт 6 - біт тільки читання.
Розряд 7: цей біт постійно встановлений в стан лог. 0.
РЕГІСТР ІДЕНТИФІКАЦІЇ ПЕРЕРИВАННЯ
WD8250 має вбудовану в ІМС можливість переривання, що забезпечує гнучкість при сполученні найбільш часто використовуваних мікропроцесорів, що дозволяє використовувати мінімальний обсяг програмного обеспіченія при передачі символів даних при поділі переривань WD8250 за пріоритетом на 4 рівня. Серед них - такі умови формування переривання:
- Стан лінніі прийому (пріоритет 1),
- Готовність прийнятих даних (пріоритет 2),
- Регістр зберігання передавача порожній (пріоритет 3),
- Стан модему (пріоритет 4).
Інформація, яка вказує на те, що переривання
впорядкована за пріоритетом чекає, і вказує на джерело
цього переривання записана в реєстрі ідентифікації переривання
(див. табл. 5). При адресації регістра ідентифікації переривання
(IIR) на час звернення до ІМС заморожується стан самого
високого в преорітету переривання, а інші переривання не
підтверджуються до тих пір, поки попереднє переривання не буде
обслужено ЦПУ. Вміст IIR представлено в табл. 2 і
описується нижче.
Розряд 0: цей біт може використовуватися при програмному опитуванні і вказує на очікування переривання. Коли біт 0 - лог. 0, переривання очікує, а вміст IIR може використовуватися в якості вказівника типу переривання для програми обслуговування переривання. Коли біт 0 - лог. 1, що очікує переривання немає, і опитування триває (якщо він використовується).
Розряди 1 і 2: ці два біти IIR використовуються для ідентифікації старшого за пріоритетом переривання, що знаходиться в очікуванні (див. табл. 5).
Розряди 3 - 7: ці 5-ть бітів IIR завжди в змозі лог. 0.
Таблиця 5
Функції управління перериванням
Регістр індикації переривання ----------- Біт | Біт | Біт 2 | 1 | 0 Умови встановлення і -------------------- Рівень | Прапор пріо-| переривання тета | | скидання переривання ------------------------------ | Джерело | Керування | переривання | скиданням | | переривання | |
0 | 0 | 1 1 | 1 | 0 | | | | | | | | 1 | 0 | 0 | | | | 0 | 1 | 0 | | | | | | | | | | | | | | 0 | 0 | 0 | | | | | | | | | | | | | | | | - | Ні Самий | Стан чи високий | нии прийому | | | Другий | Наявність за-| нятих даних | Третій | Регістр хра-| ня пере-| датчика порожній | | | | | Четвер-| Стан тий | модему | | | | | | | | Немає | - | Переповнення, | Читання РЕГИСТ-| помилка паріте-| ра стану | та, помилка | лінії | кадру, перерви - | | ня передачі | | Наявність за-| Читання регі-| нятих даних | стра буфера | | приймача | Регістр хра-| Читання ре-| ня пере-| гістра IIR | датчика порожній | (як Істочна-| | ка переривання) | | або запис у | | регістр храни-| | ня передатчиком | | чика | Готовий до пере-| Читання регі-| дачі, ус-во | стра перебуваючи-| сполучення да-| ня модему | нних готове, | | індикатор ви-| | заклику, детектор | | що приймається | | лінійного сиг-| | налу |
РЕГІСТР ДОЗВОЛУ ПЕРЕРИВАННЯ
Цей 8-ми розрядний регістр дозволяє кожному з 4 джерел переривання WD8250 окремо формувати вихідний сигнал переривання (INTRPT). Можливо повністю відключити систему переривання, скинувши біти 0 - 3 регістра дозволу переривання в стан лог. 0. Подібно до цього встановлюючи відповідні біти цього регістра в стан лог. 1, можуть бути дозволені вибрані переривання. Відключаючи систему переривання, ми відключаємо регістр ідентифікації переривання і активний (високий) рівень вихідного сигналу INTRPT. Всі інші функції ІМС діють, як завжди, включаючи установку регістра стану, регістрів стану ліній і модему. Вміст регістра дозволу переривання представлено в табл. 2 і описано нижче.
Розряд 0: цей біт дозволяє переривання по наявності отриманих даних, якщо він встановлений в стан лог. 1.
Розряд 1: цей біт дозволяє переривання, коли регістр зберігання передавача порожній, і він встановлений в стан лог. 1.
Розряд 2: цей біт дозволяє переривання станом лінії прийому, коли він встановлений в стан лог. 1.
Розряд 3: цей біт дозволяє переривання станом модему при встановленні його в стан лог. 1.
Розряди 4 - 7: ці 4 біта завжди встановлені в стан лог. 0.
РЕГІСТР УПРАВЛІННЯ МОДЕМ
Восьмизарядний регістр керує інтерфейсом з утройства сполучення, або модемом, або перефірійним пристроєм, іммітірующім модем. Вміст регістра управління модемом представлено в табл. 2 і описано нижче.
Розряд 0: цей біт управляє виходом готовність терміналу (DTR). Коли біт 0 встановлюється в стан лог. 1, вихід DTR примусово встановлюється в стан лог. 0. Коли біт 0 скидається в стан лог. 0, вихід DTR встановлюється в стан лог. 1.
Примітка: вихід DTR WD8250 може подаватися на
інвертують лінійний драйвер (такий як DS1488)
для отримання виходу потрібної полярності на
підключається модемі або пристрої сполучення. Розряд 1: цей біт управляє виходом запиту передачі (RTS).
Біт 1 діє на вихід аналогічно биту 0.
Розряд 2: цей біт управляє сигналом "вихід 1" (OUT1), який є допоміжним виходом, що визначаються користувачем. Біт 2 діє на вихід аналогічно биту 0.
Розряд 3: цей біт управляє сигналом "вихід 2" (OUT2), який є допоміжним виходом, що визначаються користувачем. Біт 3 діє на вихід аналогічно биту 0.
Розряд 4: цей біт забезпечує зациклення для
діагностичного тестування WD8250. Коли біт 4
встановлюється в стан лог. 1, відбувається наступне:
вихід передавача (SOUT) встановлюється в стан лог.1
(високий рівень); вхід приймача (SIN) відключається; вихід
зсувне регістра передавача замикається на вхід здвігового
регістра приймача; 4-ре керуючих входу модему (CTS, DSR,
RLSD, RI) відключаються; 4-ре керуючих виходу модему (DTR, RTS, OUT1, OUT2) внутрішньо підключаються до 4-м управляючим входів модему. У діагностичному режимі передані дані приймаються негайно. Це дозволяє процесору перевірити що передають і приймають канали даних WD8250.
У діагностичному режимі працюють переривання приймача і передавача. Переривання станом модему виконуються так само, але джерелом переривання тепер є 4 молодших біти регістра управління модемом, а не 4-ри входу управління модему. Переривання управляються регістром дозволу переривань. Система переривання WD8250 може бути перевірена записом в 6-ть молодших бітів регістра стану лінії і 4-ри молодших біта регістра стану модему. Встановлення цих бітів в стан лог. 1 (будь-якого з них) формує відповідне переривання, якщо воно дозволене. Скидання цих переривань відбувається так само, як і при нормальній роботі WD8250. Для повернення до реальної роботи регістри повинні бути перепрограмовані для нормальної роботи, а потім біт 4 повинен бути скинутий в стан лог. 0.
Розряди 5 - 7: ці біти постійно встановлені в стан лог. 0.
РЕГІСТР стану модему
Цей 8-ми розрядний регістр забезпечує читання поточного стану керуючих ліній від модему (або перефірійного пристрої) на ЦПУ. Крім цієї інформації про поточний стан 4-ре біта регістра стану модему забезпечують інформацію про зміну цього поточного стану. Ці біти встановлюються в стан лог. 1, коли керуючий вхід від модему змінює стан. Вони скидаються в стан лог. 0, коли ЦПУ читає регістр стану модему. Вміст регістра стану модему наведено в табл. 2 і описано нижче.
Розряд 0: цей біт є індикатором зміни сигналу готовності до передачі (DCTS). Біт 0 вказує, що вхід CTS в ІМС змінив стан по відношенню до того, як він в попередній раз був лічений ЦПУ.
Розряд 1: цей біт - індикатор зміни сигналу готовності терміналу (DDSR). Біт 1 вказує, що вхід DSR в ІМС змінив стан по відношенню до того, як він в попередній раз зчитувати ЦПУ.
Розряд 2: цей біт - детектор заднього фронту індикатор виклику (TERI). Біт 2 вказує на те, що вхід RI в ІМС змінився з ON (лог.1) на OFF (лог.0).
Розряд 3: цей біт - індикатор зміни детектора прийнятого лінійного сигналу каналу даних (DRLSD). Біт 3 вказує на зміну стану входу RLSD в ІМС. Примітка: коли біти 0, 1, 2 або 3 встановлені в стан лог. 1, генерується переривання станом модему.
Розряд 4: цей біт - доповнення до входу "готовий для передачі" (CTS).
Розряд 5: цей біт - доповнення входу готовність терміналу (DSR).
Розряд 6: цей біт - доповнення входу "індикатор виклику" (RI).
Розряд 7: цей біт - доповнення входу "детектор приймається лінійного сигналу" (RLSD).
Таблиця 2
Доступні регістри WD8250
-------------------------------------------------- ------------< br /> | Адреса регістра 0 DLAB 0 | Адреса регістра 0 DLAB 0
N біта Регістр буфера приймача (тільки читання) Регістр зберігання передавача (тільки запис)
0 Розряд даних 0 * Розряд даних 0 *
1 Розряд 1 "1
2 Розряд 2 "2
3 Розряд 3 "3
4 Розряд 4 "4
5 Розряд 5 "5
6 Розряд 6 "6
7 Розряд 7 "7
* Розряд 0 є найменьших значущим розрядом, що передаються або приймаються.
-------------------------------------------------- ------------< br /> | Адреса регістра 1 DLAB 0
-------------------------------------------------- --- N біта | Регістр дозволу переривання
0 Дозволяє переривання з отримання даних (ERBFI)
1 Дозволяє переривання при порожньому буфері передавача (ETBEI)
2 Переривання станом лінії прийому (ELSI)
3 Дозвіл переривання станом модему (ЕDSSI)
4 0
5 0
6 0
7 -------- 0 ---------------------------------------- ------------< br /> Адреса регістра 2
N біта Регістр ідентифікації переривання
0 Наявність переривання
1 Ідентифікація переривань розряд 0
2 Ідентифікація переривань розряд 1
3 0
4 0
5 0
6 0
7 -------- 0 ---------------------------------------- ------------< br /> Адреса регістра 3
N біта Регістр управління лінією
0 Вибір довжини символу розряд 0 (WLS0)
1 Вибір довжини символу розряд 1 (WLS1)
2 Кількість бітів зупину (STB)
3 Дозвіл паритету (PEN)
4 Вибір паритету (EPS)
5 Фіксований паритет
6 Переривання передачі
7 -------- Розряд доступу до регістрів дільника (DLAB) --------------------------------- -------------------< br /> Адреса регістра 4
N біта Регістр управління модемом
0 Готовність терміналу (DTR)
1 Запит на передачу (RTS)
2 Висновок 1 (OUT1)
3 Висновок 2 (OUT2)
4 Зациклення
5 0
6 0
7 -------- 0 ---------------------------------------- ------------< br /> Адреса регістра 5
N біта Регістр стану лінії
0 Готовність даних (DR)
1 Помилка переповнення (OR)
2 Помилка паритету (PE)
3 Помилка кадрування (FE)
4 Переривання прийому (ВІ)
5 Нехай регістр зберігання даних передавача (THRE)
6 Нехай зсувне регістр (TSRE)
7 -------- 0 ---------------------------------------- ------------< br /> Адреса регістра 6
N біта Регістр стану модему
0 Зміна сигналу "вільний для передачі" (DCTS)
1 Зміна сигналу "готовність передати дані" (DDSR)
2 Негативний фронт сигналу "індикатор виклику" (TERI)
3 Зміна детектора лінійного сигналу (DSLSD)
4 Свободен для передачі (CTS)
5 Готовність передати дані (DSR)
6 Індикатор виклику (RI)
7 -------- Детектор приймається лінійного сигналу (RLSO) ---------------------------------- -------------------< br /> | Адреса регістра | Адреса регістра
| 0 DLAB 1 | 1 DLAB 1
N біта Регістр дільника (LS) | Регістр дільника (MS)
0 Розряд 0 | Розряд 8
1 Розряд 1 | Розряд 9
2 Розряд 2 | Розряд 10
3 Розряд 3 | Розряд 11
4 Розряд 4 | Розряд 12
5 Розряд 5 | Розряд 13
6 Розряд 6 | Розряд 14
- 7 ----- Розряд 7 ---------------- ------- | Розряд ---------- 15 ----- --- ----< br /> From news-service Sun May 17 13:24:01 1992
To: subscribers
From: [email protected] (Scott C. Sadow)
Newsgroups: comp.sys.ibm.pc.hardware, comp.sys.ibm.pc.misc, comp.sys.ibm.pc.programmer Subject: [News] UART information: 8250 vs 16450 vs 16550 vs 16550A Message-ID:
Date: Fri, 15 May 92 13:47:15 GMT
Sender: [email protected]
Status: R
This message describes the differences between the 8250, 16450, 16550, and 16550A UART chips and some programming information for the 16550A. All of this information is from the National Semiconductor manuals. This means there is no guarantee that this is correct for other chips. Any and all information is supplied as-is. Also, if there are any typos or errors, they are probably due to transmission errors. :)
8250: Used in the original PC. For more information on this, refer to any of the many books on serial communtications.
16450: This is essentially an 8250, but the inside of the chip was designed using the latest technology. This chip has a scratch register for programmer use at offset BASE 7.
16550: This is essentially a 16450, but FIFO buffers were added for both transmit and receive. (FIFO means first-in-first-out and is the same as a queue) This was done to lower the overhead of serial communication by decreasing the amount of interrupts needed. However, there were bugs in the chip, so FIFOs should NOT be used. (Characters may be lost in FIFO mode)
16550A: This is a 16550 with working FIFOs.
Chip Detection
It is rather easy to detect what kind of UART is installed:
An 8250 does not have a scratch register
A 16450 does not have a FIFO
A 16550 has bad FIFOs, indicated by bit 7 of IIR
A 16550A has good FIFOs, indicated by bit 7 and bit 6 of IIR
You can use the following algorithm to detect the UART type. BASE is the base address of the serial port. (usually 3F8 for COM1, 2F8 for COM2, etc)
IIR = BASE 2 = interrupt identification register (read only)
FCR = BASE 2 = FIFO control register (write only)
SCR = BASE +7 = scratch register (read and write)
Bits are numbered from 0 to 7, 7 is high bit
Read and save the SCR
Store a test value into SCR (hex 5A is good)
Read SCR and compare to test value
If not equal, there is no scratch register, so the chip is an 8250
Store another test value into SCR (hex A5 is good)
Read SCR and compare to test value
If not equal, there is no scratch register, so the chip is an 8250
Restore the saved value from the SCR
Read and save the IIR (saves current possible FIFO status)
Store 1 into FCR (enables possible FIFOs)
Read IIR
If saved IIR value had bit 7 clear, store 1 into FCR (FIFOs were off)
If IIR had bit 6 set, the chip is a 16550A
If IIR had bit 7 set, the chip is a 16550
Otherwise, the chip is a 16450
How to use the 16550 FIFOs
National semiconductor says not to - you can lose characters. Get a 16550A (see below)
How to use the 16550A FIFOs
Changes to the UART registers compared to an 8250
IIR = BASE 2 = interrupt identification register (read only)
The upper 2 bits (bits 7 and 6) indicate if the FIFOs are enabled. A one in both means the FIFOs are enabled. A one in bit 7 only means you have a 16550, not a 16550A. (see above about chip detection and using 16550 FIFOs)
Bit 3 is used to indicate character time-out. This is set to indicate that there are bytes in the receive FIFO that need to be read. This happens after a short amount of time has elapsed that no characters have been recieved. If Bit 3 is set, Bit 2 is also set (which means receive data available), so for most applications, Bit 3 can be ignored.
On an 8250 and 16450, bits 7, 6, and 3 are always zero. Bits 5 and 4 are reserved. For compatability, after reading the IIR, mask the value with 7.
FCR = BASE 2 = FIFO control register (write only)
Bit 0 - FIFO enable
Bit 1 - receive FIFO reset
Bit 2 - transmit FIFO reset
Bit 3 - DMA mode select
Bit 4 - reserved
Bit 5 - reserved
Bit 6 - receiver trigger (LSB)
Bit 7 - receiver trigger (MSB)
Bit 0 - Set to 1 to enable both receive and transmit FIFOs. This bit must be set when any other bits are set.
Bit 1 - Set to 1 to clear the receiver FIFO. (flush the queue). This bit automatically resets to 0.
Bit 2 - Set to 1 to clear the transmit FIFO. (flush the queue). This bit automatically resets to 0.
Bit 3 - not used on most PC serial boards
Bit 6 & 7 - Receiver interrupt trigger level. Without a FIFO, the UART generates an interrupt every time a character is received. With the FIFO enabled, the UART generates an interrupt after N characters are received.
Bit 7 Bit 6 Trigger Level
0 0 1 byte
0 1 4 bytes
1 0 8 bytes
1 1 14 bytes
Why use the FIFOs, how they work, and how to use them
Normally when transmitting or receving, the UART generates an interrupt for every character sent or received. For 2400 baud, typically this is 240/second. For 115,200 baud, this means 11,520/second. With FIFOs enabled, the number of interrupt is greatly reduced. For transmit interrupts, the UART indicates the transmit holding register is not busy until the 16 byte FIFO is full. A transmit hold register empty interrupt is not generated until the FIFO is empty (last byte is being sent) Thus, the number of transmit interrupts is reduced by a factor of 16. For 115,200 baud, this means only 7,200 interrupts/second. For receive data interrupts, the processing is similar to transmit interrupts. The main difference is that the number of bytes in the FIFO before generating an interrupt can be set. When the trigger level is reached, a recieve data interrupt is generated, but any other data received is put in the FIFO. The receive data interrupt is not cleared until the number of bytes in the FIFO is below the trigger level.
To added 16550A support to existing code, there are 2 requirements.
1) When reading the IIR to determine the interrupt source, only use the lower 3 bits.
2) After the existing UART initialization code, try to enable the FIFOs by writing to the FCR. (A value of C7 hex will enable FIFO mode, clear both FIFOs, and set the receive trigger level at 14 bytes) Next, read the IIR. If Bit 6 of the IIR is not set, the UART is not a 16550A, so write 0 to the FCR to disable FIFO mode.
Upgrading to a 16550A from an existing 8250, 16450, or 16550
This information is not for the hardware-squeemish. Like all other hardware modifications, if you don't know what you are doing, get help and/or have someone do it for you. Desoldering a 40 pin chip (or worse) is not for beginners.
The 16550A is pin-for-pin compatabile with the other chips except pin 24 and pin 29. Pin 24 is an output on the old chips, and pin 29 was not connected. Pin 24 and Pin 29 are now output pins used for DMA mode. Thus, there should be no problem just removing the old chips and inserting the new one. I have done this on about a dozen boards with no problem.
Scott C. Sadow [email protected] ... gatech! Nanovx! Mycro! Scott
------------------------------< br /> From news-service Sat May 23 05:31:58 1992 To: subscribers
From: [email protected] (Brian Weaver) Newsgroups: comp.sys.ibm.pc.hardware, comp.sys.ibm.pc.misc, comp.sys.ibm.pc.programmer Subject: [News ]Re: UART information: 8250 vs 16450 vs 16550 vs 16550A Message-ID:
Date: Tue, 19 May 92 00:00:42 GMT
References:
Organization: The Duck Pond public unix: +1 408 249 9630, log in as 'guest'. Sender: [email protected]
Status: R
I just picked up a serial card with a 16550AFN UART chip. Is this the same as 16550A? Also, will qmodem use the FIFO or do I need to install a fossil driver first? OR should i?
-
Brian Weaver [email protected] KD6CFA @ N0ARY. # NOCAL.CA.USA.NA
From news-service Sun May 24 08:00:43 1992 To: subscribers
From: [email protected] (Scott C. Sadow) Newsgroups: comp.sys.ibm.pc.hardware, comp.sys.ibm.pc.misc, comp.sys.ibm.pc.programmer Subject: [News] Re : UART information: 8250 vs 16450 vs 16550 vs 16550A Message-ID:
Date: Wed, 20 May 92 14:01:37 GMT
Article-I.D.: Mycro.1992May20.100137
References: Sender: [email protected]
Status: R
In article, [email protected] (Brian Weaver) writes:
> I just picked up a serial card with a 16550AFN UART chip. Is this
> the same as 16550A?
Yes - a 16550AFN is a 16550A, and the "FN" suffix indicate something like plastic case and 40-pin dip package.
> Also, will qmodem use the FIFO or do I need
> to install a fossil driver first? OR should i?
I don't know the answer to this question.
Scott C. Sadow [email protected] ... gatech! Nanovx! Mycro! Scott
From news-service Sun May 24 08:00:43 1992 To: subscribers
From: [email protected] (Scott C. Sadow) Newsgroups: comp.sys.ibm.pc.hardware, comp.sys.ibm.pc.misc, comp.sys.ibm.pc.programmer Subject: [News] Re : UART information: 8250 vs 16450 vs 16550 vs 16550A Message-ID:
Date: Wed, 20 May 92 14:03:51 GMT
Article-I.D.: Mycro.1992May20.100351
References: Sender: [email protected]
Status: R
In article, [email protected] (Phyllis Schlafley) writes:
>
> I have a question. What good does having an 8250 vs. 16450 vs.
> 16550 vs. 16550A. Why is the higher ones needed? What abilities
> Does the 16550A have over teh 16550A or the 16550?
> Email or post. Thanks.
>
> [email protected]
The 8250 is the original serial chip.
The 16450 is a newer version, but is essentially the same.
The 16550 was created to have internal FIFO queues for both transmit and receive, but the are bugs in the chip, so the manufacturer says not to use the FIFOs on that chip.
The 16550A is the same as a 16550A, but with working FIFOs.
The only real difference: If you have a 16550A and have software that can use the FIFOs, the chip will generate fewer interrupts. This means that the CPU has less to do to communicate at the same speeds, or can now communicate at higher speeds with the same CPU load.
Scott C. Sadow [email protected] ... gatech! Nanovx! Mycro! Scott
================================================== ====================== * Origin: Power CAD BBS, Kiev, Ukraine (FidoNet 2:463/16)
_